JP4357538B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に周波数比較回路を含むＰＬＬ（Phase Locked Loop）回路などの半導体集積回路装置に適用して有効な技術に関するものである。

例えば、特許文献１には、位相比較器、周波数比較器、および電圧制御発振器などを含んだＰＬＬ回路において、電源電圧が変動した際にもジッタの小さいクロック信号を発生可能にする電圧制御発振器の回路構成が示されている。具体的には、互いに並列接続されたリングオシレータおよび容量と、これらの電源電圧（電流）を制御することで発振周波数を制御するＭＯＳトランジスタとを備えた構成に対して、位相比較結果に応じて発振周波数を制御する第２の手段を設けた構成となっている。この第２の手段は、リングオシレータに対して接続／非接続を切り替え可能な容量で実現され、位相比較結果に応じてこの容量を接続した際には負荷の増大と共に発振周波数が遅くなり、非接続の場合はその逆となる。

また、特許文献２には、周波数比較器の比較結果に対して積分回路、コンパレータおよびゲイン調整回路による処理を経てＶＣＯ（Voltage Controlled Oscillator）に反映させる構成のＰＬＬ回路が示されている。この周波数比較器は、ＶＣＯからの３相クロックから得られる３つの位相区間を基準に入力クロックの位相の変化を観察することで周波数の高低を比較判定する。このような周波数比較器の結果に対して前述したような各種処理を経てＶＣＯに反映させることで、周波数比較器の誤検出が発生した場合でもその影響を低減可能となる。

また、特許文献３には、論理回路の遅延時間を同じＬＳＩ上に形成したリングオシレータを利用してモニタし、このリングオシレータの発振周波数が所定値となるようにＬＳＩの電源電圧を制御することで論理回路の遅延時間を安定化させる集積回路装置が示されている。この際に、例えば外部クロック信号の周期でリングオシレータの発振回数をカウントし、そのカウント値と予め定めた所定値とを大小比較した結果を積分し、その積分値を用いて電源供給経路に接続されたトランジスタのオンの度合いを制御する。

また、特許文献４には、ＦＥＴを含み、ＦＥＴの動作中のしきい値電圧変動を制御する手段を備えた半導体集積回路が示されている。具体的には、例えば、チップ内にダミーのＦＥＴを設け、このダミーのＦＥＴのしきい値電圧を常に一定に保つようなフィードバックループ回路を構成し、このフィードバック制御されたダミーのＦＥＴのしきい値電圧を正規のＦＥＴにも供給するというものである。
特開２００１−２５７５６７号公報 特開２００５−２５２７２３号公報 特開昭６０−１１１５２８号公報 特開昭６２−１２５７０９号公報

例えば、特許文献１に示されるＰＬＬ回路は、電圧制御発振器の発振周波数を、ディジタル制御とアナログ制御によって制御する構成となっている。ディジタル制御では、前述した第２の手段となる容量の接続／非接続の切り替えが、位相比較結果となるディジタル信号に基づいて行われる。一方、アナログ制御では、前述した発振周波数を制御するＭＯＳトランジスタのゲート電圧がチャージポンプ回路の出力によってアナログ的に制御され、このチャージポンプ回路の充放電が位相比較結果および周波数比較結果に基づいて制御される。

図２は、本発明の前提として検討したＰＬＬ回路に含まれる電圧制御発振回路の概略構成例を示す回路図である。図２に示す電圧制御発振回路ＶＣＯは、特許文献１に示される電圧制御発振回路の特徴を反映したものであり、リングオシレータ回路ＯＳＣ、容量Ｃ１〜Ｃ３、ＮＭＯＳトランジスタＴ１、ＰＭＯＳトランジスタＴ２，Ｔ３および抵抗Ｒ１などによって構成される。ＯＳＣは、電源電圧ノードＶｄｄと第２接地電圧ノードＶｓｓ２の間に設けられる。Ｔ１は、Ｖｓｓ２と第１接地電圧ノードＶｓｓの間に設けられ、そのゲート電圧によってＯＳＣへの供給電圧（供給電流）を制御し、ＯＳＣの発振周波数を制御する。

Ｖｄｄには、順に、Ｃ３、Ｔ２、Ｔ３が直列に接続され、このＴ３の先がＯＳＣの内部ノードに接続される。Ｔ２は、ディジタル制御信号Ｓ＿ＤＧによってオン／オフが制御される。Ｔ２がオンに制御された際には、ＯＳＣに対してＣ３が付加されることになる。従って、Ｔ２をオフに制御することで相対的に発振周波数を高くし、オンに制御することで相対的に発振周波数を低くすることができる。なお、Ｔ３のゲートはＶｓｓ２に接続されており、通常オン状態を保っている。このＴ３は、Ｓ＿ＤＧのオン／オフに伴うカップリングノイズがＯＳＣの内部ノードに直接影響を与えないようにするためのものであり、場合によっては省略可能である。このようにＳ＿ＤＧによるディジタル制御を用いることで、突発的な電源ノイズ等に起因する位相ジッタを、出力位相の変化が大きくならないうちに高速に補正することができる。

一方、Ｔ１のゲートには、アナログ制御信号Ｓ＿ＡＧがＲ１およびＣ２からなるロウパスフィルタを介して印加される。このＳ＿ＡＧによるアナログ制御は、前述したようなディジタル制御を併用することによって高速性が求められなくなる。したがって、Ｓ＿ＡＧをロウパスフィルタを介して制御することが可能となり、さらに、ＶｄｄとＶｓｓ２の間にＣ１を設けることも可能となる。これらによって、突発的なノイズに起因するアナログ制御電圧の変動や熱雑音によるＴ１の電流変動が発振周波数に影響する事を極力抑えることが可能となる。

ところで、この特許文献１の構成を用いると、例えば定常状態では、位相比較結果を反映してディジタル制御信号Ｓ＿ＤＧが‘Ｈ’レベルと‘Ｌ’レベルを交互に推移し、これに伴い容量Ｃ３の接続／非接続が交互に切り替えられる。この状態では、アナログ制御による周波数調整が収束した状態で、この収束した周波数を中心として上下にディジタル制御に伴う制御幅の周波数変動が加わることになる。ディジタル制御におけるこの容量Ｃ３の切り替えに伴う周波数の制御幅は、例えば、リングオシレータの熱雑音による高速ノイズを補正する程度の大きさを確保すればよいが、この制御幅の大きさは、定常状態ではジッタ成分となることからできるだけ小さい方が望ましい。

一方、アナログ制御での周波数の最小制御幅は、例えばディジタル制御の制御幅の１／５〜１／１０程度にするとよい。そうすると、アナログ制御でこの制御幅分の変化が生じた際に、その前後でディジタル制御の制御幅が適度に重なり合い、好適な周波数調整を実現できる。このようなことから、前述したように、ディジタル制御の制御幅を小さくするためには、その分アナログ制御の制御幅も小さくする必要がある。

図２１は、本発明の前提として検討したＰＬＬ回路に含まれるチャージポンプ回路の一例を示すものであり、（ａ）は、その概略構成例を示す回路図、（ｂ）は、（ａ）の動作例を示す波形図である。図２１（ａ）に示すチャージポンプ回路ＣＰ＿Ｃは、特許文献１の図１０に示されるチャージポンプ回路を概略的に示したものである。その構成は、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に、直列２段接続のＰＭＯＳトランジスタＴｐ２１０，Ｔｐ２１１と、直列２段接続のＮＭＯＳトランジスタＴｎ２１１，Ｔｎ２１０が順に接続されたものとなっている。Ｔｐ２１０，Ｔｎ２１０は、それぞれバイアス電圧ＶＰ，ＶＮが印加され、電流値を設定する機能を担う。なお、特許文献１の図１０では出力部に抵抗素子を記載しているが、本願明細書では、この抵抗は次段につながるＶＣＯの一部と考えて説明する。図２に示した抵抗Ｒ１がこの抵抗に相当する。

Ｔｐ２１１には、イネーブル信号ＥＮとパルス信号ＰＬＳと周波数を上げる際に入力されるアップ信号ＵＰとをＮＡＮＤ回路ＮＤ２１０で演算した結果が入力される。同様に、Ｔｎ２１１には、ＥＮとＰＬＳと周波数を下げる際に入力されるダウン信号ＤＯＷＮとをＡＮＤ回路ＡＤ２１０で演算した結果が入力される。そして、ＵＰ又はＤＯＷＮに応じて各トランジスタを介して流れた出力電流（充電又は放電電流）が、図２のアナログ制御信号Ｓ＿ＡＧとなり、Ｒ１およびＣ２からなるロウパスフィルタで積分化された後にＴ１のゲート電圧が制御される。

このような構成によると、前述したアナログ制御の周波数の制御幅は、この出力電流の積分量によって定められることになる。したがって、この制御幅を小さくするためには、出力電流が流れる時間を短くする必要がある。出力電流が流れる時間は、図２１（ｂ）に示すように、パルス信号ＰＬＳのパルス幅によって決まる。しかしながら、ＰＬＳのパルス幅を短くし過ぎると、例えばＡＮＤ回路ＡＤ２１０の出力となるノードＮ１の波形が十分に立ち上がる前に立ち下りが始まり、Ｎ１での波形のハイレベルが不十分となる恐れがある。この場合、結果的に出力電流の値や流れる時間のバラツキが大きくなるため、図２１（ａ）の構成では出力電流が流れる時間をあまり短くすることはできない。このようなことから、この時間を短くし、高精度に電流量を調整可能にするための技術が求められる。

また、特許文献１では、周波数比較器の検出結果を用いて発振周波数の制御を行っているが、この周波数比較器では、ある条件で誤検出を発生する恐れがある。図５は、本発明の前提として検討したＰＬＬ回路に含まれる周波数比較回路の構成例を示す回路図である。図５の周波数比較回路ＦＤは、特許文献１の図１３に示される周波数比較器と同様の構成を備えている。この周波数比較回路ＦＤは、リファレンス用クロック信号に対応する反転リファレンス信号ＣＬＫＢ＿ＲＥＦと、電圧制御発振器からのフィードバック用クロック信号に対応するフィードバック信号ＣＬＫ＿ＦＢとを比較し、どちらの周波数が高いかを検出する回路となっている。

ＣＬＫＢ＿ＲＥＦは、インバータ回路ＩＶ５０を介してＡＮＤ回路ＡＤ５０の一方の入力に接続され、ＡＤ５０の他方の入力には、ＩＶ５０の出力に対して奇数段のインバータ回路からなる遅延回路ＩＶ＿ＤＬＹ５０を介した信号が入力される。同様に、ＣＬＫ＿ＦＢは、インバータ回路ＩＶ５１を介してＡＮＤ回路ＡＤ５１の一方の入力に接続され、ＡＤ５１の他方の入力には、ＩＶ５１の出力に対して奇数段のインバータ回路からなる遅延回路ＩＶ＿ＤＬＹ５１を介した信号が入力される。ここで、ＡＤ５０の出力ノードをＡ１、ＡＤ５１の出力ノードをＡ２とおく。

セットリセットラッチ回路ＳＲ５０は、２つのＮＯＲ回路ＮＲ５０，ＮＲ５１と各ＮＯＲ回路の出力を反転させる２つのインバータ回路ＩＶ５２，ＩＶ５３によって構成される。ＮＲ５０の一方の入力ノードはＡ１に接続され、他方の入力ノードはＮＲ５１の出力ノードに接続される。ＮＲ５１の一方の入力ノードはＡ２に接続され、他方の入力ノードはＮＲ５０の出力ノードに接続される。ＮＲ５０の出力ノードからＩＶ５２を介したノードをＢ１、ＮＲ５１の出力ノードからＩＶ５３を介したノードをＢ２とおくと、Ｂ１はフリップフロップ回路ＦＦ５０に入力され、Ｂ２はフリップフロップ回路ＦＦ５１に入力される。そして、ＦＦ５０は、Ａ１の信号をクロックトリガとして動作し、ＦＦ５１は、Ａ２の信号をクロックトリガとして動作する。

図５の周波数比較回路ＦＤは、ＣＬＫＢ＿ＲＥＦのエッジとＣＬＫ＿ＦＢのエッジを比較し、一方の信号のエッジが連続して２回現れる間に、他方の信号のエッジが２回以上現れた場合を検出することで、この他方の信号の方が周波数が高いと判定する。なお、２つの信号で比較対象とするエッジは、両方の立ち上がりエッジ又は両方の立ち下がりエッジ（すなわち同一エッジ）としたり、一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジとすることができる。図５の例は、ＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢとで両方の立ち下がりエッジを比較対象としている。この周波数比較回路ＦＤは、回路規模が小さいことや、周波数の差が小さくても検出できることや、周波数の差が大きい時には短時間で検出できることなど例えば特許文献２に示される回路方式に比べてメリットが多い。図６は、図５の周波数比較回路ＦＤの動作の一例を示す説明図である。

図６において、Ａ１に現れるパルス信号Ｒ１〜Ｒ８は、ＣＬＫＢ＿ＲＥＦが入力された場合に、その立ち下がりエッジから生成され、ＩＶ＿ＤＬＹ５０の遅延分に該当するパルス幅を備えた‘Ｈ’パルス信号である。同様に、Ａ２に現れるパルス信号Ｆ１〜Ｆ８は、ＣＬＫ＿ＦＢが入力された場合に、その立ち下がりエッジから生成され、ＩＶ＿ＤＬＹ５１の遅延分に該当するパルス幅を備えた‘Ｈ’パルス信号である。ここでは、ＣＬＫＢ＿ＲＥＦの方がＣＬＫ＿ＦＢよりも若干周波数が高い場合を例としている。

例えば、Ｒ２がＦ２よりも後に現れた時点においては、その前サイクルでもＲ１がＦ１よりも後に現れている。セットリセットラッチ回路ＳＲ５０は、Ａ１とＡ２のいずれのパルスが最後に消えたかを記憶するため、Ｆ２が現れた時点では、その前サイクルで最後に消えたＲ１に伴いＢ１／Ｂ２に‘Ｈ’／‘Ｌ’を出力している。そして、このＢ２の‘Ｌ’レベルがＦ２に同期してＦＦ５１に取り込まれ、ＦＦ５１の出力となる周波数比較信号Ｓ＿ＦＨには‘Ｌ’レベルが出力される。また、このＦ２が現れると、ＳＲ５０のラッチ状態が反転し、Ｂ１／Ｂ２には‘Ｌ’／‘Ｈ’が出力される。その後、Ｒ２が現れると、このＢ１の‘Ｌ’レベルがＲ２に同期してＦＦ５０に取り込まれ、ＦＦ５０の出力となる周波数比較信号Ｓ＿ＲＨにも‘Ｌ’レベルが出力される。このようにＡ１とＡ２に交互にパルスが現れている場合は、周波数が等しいとしてＳ＿ＲＨおよびＳ＿ＦＨ共に‘Ｌ’レベルを出力する。

一方、例えば、Ｒ５がＦ５よりも先に現れた時点においては、その前サイクルではＲ４がＦ４よりも後に現れている。したがって、ＳＲ５０は、Ｒ５が現れた時点では、その前サイクルで最後に消えたＲ４に伴いＢ１／Ｂ２に‘Ｈ’／‘Ｌ’を出力している。そして、このＢ１の‘Ｈ’レベルがＲ５に同期してＦＦ５０に取り込まれ、Ｓ＿ＦＨには‘Ｈ’レベルが出力される。また、このＲ５が現れても、ＳＲ５０のラッチ状態は変わらず、Ｂ１／Ｂ２には‘Ｈ’／‘Ｌ’が維持される。その後、Ｆ５が現れると、このＢ２の‘Ｌ’レベルがＦ５に同期してＦＦ５１に取り込まれ、Ｓ＿ＦＨには‘Ｌ’レベルが出力される。このようにＡ１にパルスが連続して現れた場合は、Ａ１（すなわちＣＬＫＢ＿ＲＥＦ）の方が周波数が高いとしてＳ＿ＲＨに‘Ｈ’レベルを、Ｓ＿ＦＨに‘Ｌ’レベルを出力する。なお、Ａ２にパルスが連続して現れた場合も同様に動作し、ＣＬＫ＿ＦＢの方が周波数が高いとしてＳ＿ＲＨに‘Ｌ’レベルが、Ｓ＿ＦＨに‘Ｈ’レベルを出力される。

しかしながら、Ｒ３（Ｆ３）、Ｒ４（Ｆ４）、Ｒ６（Ｆ６）の時点に示すように、これらの時点では、パルスが連続して現れておらず、本来Ｓ＿ＲＨ，Ｓ＿ＦＨ共に‘Ｌ’レベルが出力される筈であるが、誤検出により、Ｒ３およびＲ４ではＳ＿ＲＨに‘Ｈ’レベルが出力され、Ｒ６ではＳ＿ＦＨに‘Ｈ’レベルが出力されている。これは、ＳＲ５０の遅延時間に起因するものであり、例えば、本来Ｆ３を反映した後のＳＲ５０のラッチ結果をＲ３でＦＦ５０に取り込む必要があるところを、このＦ３がまだ反映されていない状態でＦＦ５０に取り込んでしまうためである。これらの誤検出は、Ａ１のパルスとＡ２のパルスが極めて近い間隔で現れた場合に生じる。

Ｒ３やＲ４の場合は、結果的に正しい周波数比較結果となるが、Ｒ６の場合は真に誤った結果となる。ただし、この真に誤った結果が現れる確率は正しい結果が現れる確率より低いため、そのまま発振周波数の制御に使っても最終的には正しい周波数に収束することになる。しかしながら、真に誤った結果が生じると、その度に間違った方向に周波数制御が行われるため、正しい周波数に収束するまでの時間が長くなる。したがって、この誤検出を除去することで周波数制御が収束するまでの時間を短縮することが望まれる。

また、特許文献３の技術は、等価的には、外部クロック信号とリングオシレータとの周波数差をカウンタによって比較し、その比較結果をフィードバックしながら電源供給経路に接続されたトランジスタの電圧を制御する技術である。しかしながら、カウンタを用いると、比較結果が出るまでに時間を要するためフィードバック制御を介して定常状態に達するまでに時間がかかることになり、また、回路規模も大きくなってしまう。更に、特許文献３の技術は、トランジスタの電圧を高精度に制御するための配慮は特になされておらず、論理回路の遅延時間を高精度に調整できない恐れがある。したがって、高精度又は高速に論理回路の遅延時間を調整可能にする技術が求められる。

本発明は、前述したようなことを鑑みてなされたものであり、前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置は、高電位側の電源と第１出力ノードの間に直列に挿入された第１および第２トランジスタと、低電位側の電源と第１出力ノードの間に直列に挿入された第３および第４トランジスタと、第１出力ノードを介して充放電される電荷を蓄える容量素子とを備えたものとなっている。ここで第１トランジスタと第３トランジスタは、一方の電源と第１出力ノードを導通させる際にオンに駆動され、第２トランジスタと第４トランジスタは、一方の電源と第１出力ノードの導通状態を遮断させる際にオフに駆動される。このように導通させる際のトランジスタと遮断させる際のトランジスタとを個別に設けると、例えば、第１トランジスタをオンに遷移させる際のパルスのエッジと第２トランジスタをオフに遷移させる際のパルスのエッジとの時間差によって導通時間を設定できる。したがって、１つのトランジスタのオン・オフによって導通時間を設定する場合に比べて短い導通時間を設定可能となる。これによって、容量素子に蓄える電荷量を高精度に調整可能となる。

また、本発明の半導体集積回路装置は、第１信号の周波数と第２信号の周波数を高低比較する周波数比較回路と、この周波数比較回路から出力される誤った比較結果の一部または全部を無効にする手段とを備えたものとなっている。これによって、この周波数比較結果を用いて各種制御を行う制御回路が誤った制御を行わないようにする。

具体的には、周波数比較回路は、第１信号と第２信号の同一エッジ、または一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジを対象として比較動作を行う。この際に、一方の信号における連続する２回のエッジの間に他方の信号におけるエッジが２回以上現れた場合は、この他方の信号の方が周波数が高いとして第１比較ノードに例えば‘Ｈ’レベルを出力し、逆の場合には一方の信号の方が周波数が高いとして第２比較ノードに例えば‘Ｈ’レベルを出力する。そして、このような周波数比較回路の比較結果を受けて、前述した無効にする手段は、第１比較ノードおよび第２比較ノードの一方のノードに‘Ｈ’レベルが現れてから所定時間以内に他方のノードに‘Ｈ’レベルが現れた場合に、この他方のノードの‘Ｈ’レベルを無効にする回路によって実現される。この回路は、例えば、第１比較ノードおよび第２比較ノードのそれぞれのレベルをシフトレジスタによって所定のクロックサイクル分記憶し、あるサイクルで第１比較ノードに‘Ｈ’レベルが出力された際に、この‘Ｈ’レベルを、第２比較ノードに対応したシフトレジスタに‘Ｈ’レベルが記憶されていない条件で有効にするような論理演算を行えばよい。

また、前述した無効にする手段の他の実現方法として、前述した周波数比較回路を２つ設けてもよい。この場合、一方の第１周波数比較回路は、第１信号と第２信号の同一エッジ、または一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジ（即ち異なるエッジ）を対象として前述した比較動作を行う。これに対して、他方の第２周波数比較回路は、第１周波数比較回路が同一エッジを対象とした場合は異なるエッジを対象として前述した比較動作を行い、第１周波数比較回路が異なるエッジを対象とした場合は同一エッジを対象として前述した比較動作を行う。

そうすると、第１周波数比較回路が第１信号と第２信号のエッジが近い状態で周波数比較結果を出力し、その後第１信号と第２信号の位相がほぼ半周期移動すると、今度は第２周波数比較回路が第１信号と第２信号のエッジが近い状態で周波数比較結果を出力することになる。このエッジが近い状態では、前述したように、連続して出力される周波数比較結果の中に誤った比較結果が含まれる恐れがあるが、少なくともその中の最初の周波数比較結果は正しい（結果的に正しい）比較結果となる。そこで、第２周波数比較回路が周波数比較結果を出力した後で、最初に現れた第１周波数比較回路の周波数比較結果を正しい比較結果として用い、この最初の正しい比較結果を用いた後は、また次に第２周波数比較回路が周波数比較結果を出力するまでは第１周波数比較回路の周波数比較結果を用いないような回路を設ける。

このような周波数比較回路およびその誤った比較結果を無効にする手段は、例えばＰＬＬ回路などに適用すると有益となる。そうすると、誤った比較結果に基づく誤った周波数制御を抑制できるため、ＰＬＬ回路の発振周波数が収束するまでの時間を短くすることが可能となる。更に、前述した容量素子に蓄える電荷量を高精度に調整可能な半導体集積回路をチャージポンプ回路としてＰＬＬ回路に適用すると、ＰＬＬ回路の発振周波数を高精度に調整可能となり、その結果、ＰＬＬ回路のジッタ等も低減可能となる。また、本発明の半導体集積回路装置は、ＰＬＬ回路に限らず、これと同様な各種フィードバック制御システムに適用して有益なものとなる。その一例として、例えば、論理回路の遅延時間を電圧制御発振回路を利用したフィードバック制御によって調整するようなシステムが挙げられる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＰＬＬ回路等を代表とするフィードバック制御システムにおいて、その制御を高精度化することが可能となる。また、その制御速度を早めることが可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、トランジスタの一例としてＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用い、その一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。各図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、それに含まれるＰＬＬ回路の構成例を示すブロック図である。図１に示す半導体集積回路装置（ＰＬＬ回路）は、位相比較回路ＰＤと、周波数比較回路ＦＤと、チャージポンプ制御回路ＣＰ＿ＣＴＬと、チャージポンプ回路ＣＰと、電圧制御発振回路ＶＣＯと、分周回路ＮＤＩＶと、遅延回路ＤＬＹなどによって構成される。電圧制御発振回路ＶＣＯは、ディジタル制御信号Ｓ＿ＤＧとアナログ制御信号Ｓ＿ＡＧを受け、これに基づいて発振周波数が制御されたクロック信号を生成する。

分周回路ＮＤＩＶは、ＶＣＯによって生成されたクロック信号を分周し、この分周されたクロック信号ＣＬＫ＿ＯＵＴを出力する。このＣＬＫ＿ＯＵＴは、例えば、半導体集積回路装置内に含まれるクロックツリー等の供給経路を介して各フリップフリップ回路等に供給される。また、分周回路ＮＤＩＶは、ＶＣＯによって生成されたクロック信号をフィードバック用として分周し、この分周された信号が、遅延回路ＤＬＹを介してフィードバック用クロック信号（フィードバック信号）ＣＬＫ＿ＦＢとなる。なお、遅延回路ＤＬＹは、分周回路ＮＤＩＶから各フリップフロップ回路に至るクロック分配経路を反映した遅延量を備え、ＣＬＫ＿ＯＵＴが実際に各フリップフロップ回路に入力される時点での位相を、リファレンス用クロック信号（リファレンス信号）ＣＬＫ＿ＲＥＦの位相に合わせ込むために設けられる。

位相比較回路ＰＤは、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの位相を比較し、その比較結果となるディジタル制御信号Ｓ＿ＤＧを、ＶＣＯおよびチャージポンプ制御回路ＣＰ＿ＣＴＬに出力する。周波数比較回路ＦＤは、ＣＬＫ＿ＲＥＦを反転した反転リファレンス信号ＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢの周波数を比較し、その比較結果として２つの周波数比較信号Ｓ＿ＲＨ，Ｓ＿ＦＨをＣＰ＿ＣＴＬに出力する。

チャージポンプ制御回路ＣＰ＿ＣＴＬは、ディジタル制御信号Ｓ＿ＤＧと周波数比較信号Ｓ＿ＲＨ，Ｓ＿ＦＨを受けてＣＬＫＢ＿ＲＥＦに同期して各種処理を行い、チャージポンプ回路ＣＰに対して４通りの制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＤＨを出力する。Ｓ＿ＵＨは、周波数を大きく上げたい際に出力され、Ｓ＿ＵＬは、周波数を小さく上げたい際に出力される。一方、Ｓ＿ＤＨは、周波数を大きく下げたい際に出力され、Ｓ＿ＤＬは、周波数を小さく下げたい際に出力される。チャージポンプ回路ＣＰは、ＣＰ＿ＣＴＬからの４通りの制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＤＨを受けてＣＬＫＢ＿ＲＥＦに同期して動作し、これらの制御信号にそれぞれ見合った分の電流信号をアナログ制御信号Ｓ＿ＡＧとして出力する。

ここで、図１の周波数比較回路ＦＤは、具体的には、前述した図５の構成および図６の動作を備えたものとなっている。したがって、前述したように、反転リファレンス信号ＣＬＫＢ＿ＲＥＦ（リファレンス信号ＣＬＫ＿ＲＥＦの反転信号）の方がフィードバック信号ＣＬＫ＿ＦＢよりも周波数が高い場合は、信号Ｓ＿ＲＨに‘Ｈ’レベルが出力され、逆の場合は信号Ｓ＿ＦＨに‘Ｈ’レベルが出力される。なお、ＣＬＫ＿ＲＥＦではなくＣＬＫＢ＿ＲＥＦを用いて周波数比較を行っているのは、定常状態ではＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢの位相がほぼ一致し、これらの立ち下がりエッジが必ずしも交互に現れるとは限らないためである。そこで、図５では、ＣＬＫＢ＿ＲＥＦを用いることにより、ＣＬＫ＿ＲＥＦの立ち上がりエッジとＣＬＫ＿ＦＢの立ち下がりエッジが交互に現れるか否かを判定するように構成している。

しかしながら、図５の周波数比較回路ＦＤでは、図６で述べたように誤動作が生じる恐れがある。そこで、本実施の形態１では、詳細は図７で後述するが、この誤動作を解消するための仕組みをチャージポンプ制御回路ＣＰ＿ＣＴＬに設けたことが主要な特徴の１つとなっている。更に、図２１で述べたように、図１のチャージポンプ回路ＣＰには、制御信号に応じて高精度に電流量を調整可能にすることが求められる。そこで、本実施の形態１では、詳細は図８および図９で後述するが、この高精度な電流調整を可能にするチャージポンプ回路を備えたことが主要な特徴の他の１つとなっている。

図３は、図１のＰＬＬ回路において、その電圧制御発振回路の詳細な構成例を示す回路図である。図３の電圧制御発振回路ＶＣＯは、図２で述べたＶＣＯのより詳細な構成例を示すものであり、ディジタル制御部ＤＧ＿ＣＴＬと、リングオシレータ回路ＯＳＣと、バッファ回路ＢＵＦと、レベルシフト回路ＬＳと、アナログ制御部ＡＧ＿ＣＴＬによって構成される。ＯＳＣは、電源電圧ノード（電源電圧）Ｖｄｄと第２接地電圧ノード（第２接地電圧）Ｖｓｓ２の間に接続された奇数段（ここでは５段）のＣＭＯＳインバータ回路ＩＶ３０〜ＩＶ３４によって構成される。５段目となるＩＶ３４の出力ノードは１段目となるＩＶ３０の入力ノードに帰還されており、このリング構造によって発振動作を行う。なお、便宜上、ここでは、Ｖｓｓ２（およびＶｓｓ）を接地電圧と呼ぶが、Ｖｄｄを高電位側の電源電圧とした場合、Ｖｓｓ２（およびＶｓｓ）は低電位側の電源電圧に対応する。

ディジタル制御部ＤＧ＿ＣＴＬは、図２で述べたように、ＶｄｄとＯＳＣの内部ノード（ここでは１段目となるＩＶ３０の出力ノード）との間に順に直列接続された容量Ｃ３、ＰＭＯＳトランジスタＴ２、ＰＭＯＳトランジスタＴ３によって構成される。Ｔ２のゲートにはディジタル制御信号Ｓ＿ＤＧが入力され、Ｔ３のゲートは、Ｖｓｓ２に接続される。バッファ回路ＢＵＦは、例えば、ＶｄｄとＶｓｓ２の間に接続された２段のＣＭＯＳインバータ回路ＩＶ３５，ＩＶ３６などによって構成され、１段目となるＩＶ３５の入力ノードにＯＳＣの出力ノード（ＩＶ３４の出力ノード）が接続される。このバッファ回路ＢＵＦは、ＯＳＣの出力ノードに対する負荷を低減するために設けられる。

レベルシフト回路ＬＳは、Ｖｄｄと第１接地電圧ノード（第１接地電圧）Ｖｓｓの間に接続され、例えば、ＰＭＯＳトランジスタＴｐ３２，Ｔｐ３３およびＮＭＯＳトランジスタＴｎ３０，Ｔｎ３１からなる差動増幅回路と、その出力ノードに接続された２段のＣＭＯＳインバータ回路ＩＶ３８，ＩＶ３９などによって構成される。Ｔｐ３２，Ｔｐ３３は、差動対として動作し、Ｔｐ３２のゲートはＢＵＦ内のＩＶ３６の出力ノードに接続され、Ｔｐ３３のゲートはＢＵＦ内のＩＶ３６の入力ノード（ＩＶ３５の出力ノード）に接続される。Ｔｎ３０およびＴｎ３１は、カレントミラー回路を構成し、Ｔｐ３３およびＴｐ３２のドレインにそれぞれ接続されることで差動増幅回路の負荷電流源として機能する。そして、Ｔｐ３２のドレインが１段目のＣＭＯＳインバータ回路ＩＶ３８の入力ノードに接続され、２段目のＣＭＯＳインバータ回路ＩＶ３９から発振出力信号ＶＣＯ＿ＯＵＴが得られる。

このレベルシフト回路ＬＳは、ＶｄｄとＶｓｓ２の間で振れる発振信号を、ＶｄｄとＶｓｓの間で振れるフル振幅の発振信号に変換するために設けられる。なお、図３のレベルシフト回路ＬＳは、更に、このような構成に加えて、ストップ信号ＳＴＰを受けて発振出力信号ＶＣＯ＿ＯＵＴを‘Ｌ’レベルに固定するためのＰＭＯＳトランジスタＴｐ３０，Ｔｐ３１、ＮＭＯＳトランジスタＴｎ３２およびインバータ回路ＩＶ３７も備えている。ストップ信号ＳＴＰが‘Ｈ’レベルとなった際には、ＩＶ３７を介してＴｐ３０およびＴｐ３１のゲートに‘Ｌ’レベルが印加され、このオンとなったＴｐ３０およびＴｐ３１を介してＶｄｄがＴｐ３３およびＴｐ３２のゲートに印加される。更に、ＳＴＰの‘Ｈ’レベルは、Ｔｎ３２のゲートにも印加され、このオンとなったＴｎ３２を介してＩＶ３８の入力ノードが‘Ｌ’レベル（Ｖｓｓ）に固定される。更に図９にて後述するように、ＳＴＰが‘Ｈ’レベルとなった際にはＳ＿ＡＧがＶｓｓの電位になりＴ１がカットオフ状態となる。よって、ＳＴＰを‘Ｈ’レベルにすれば消費電力をゼロにできるため、例えばテストや故障診断などの際に有用である。

アナログ制御部ＡＧ＿ＣＴＬは、図２で述べたような、ＮＭＯＳトランジスタＴ１、ならびにＴ１のゲートに接続された抵抗Ｒ１および容量Ｃ２からなるロウパスフィルタに加えて、抵抗Ｒ２を備えた構成となっている。Ｔ１は、ドレインがＶｓｓ２に接続され、ソースが抵抗Ｒ２を介してＶｓｓに接続される。また、Ｔ１のゲートには、アナログ制御信号Ｓ＿ＡＧが前述したロウパスフィルタを介して入力される。ここで、抵抗Ｒ２は、Ｖｓｓ２とＶｓｓの間で電圧変動が生じた際にＴ１に流れる電流が変動するのを抑制するために設けている。

図４は、図１のＰＬＬ回路において、その位相比較回路の詳細な構成例を示す回路図である。図４に示す位相比較回路ＰＤは、セットリセットラッチ回路ＳＲ４０と、ＮＡＮＤ回路ＮＤ４０と、遅延回路ＩＶ＿ＤＬＹ４０と、インバータ回路ＩＶ４０，ＩＶ４１と、フリップフロップ回路ＦＦ４０によって構成される。ＳＲ４０は、２つのＮＡＮＤ回路ＮＤ４１，ＮＤ４２によって構成され、ＮＤ４１の一方の入力ノードにはリファレンス信号ＣＬＫ＿ＲＥＦが入力され、ＮＤ４２の一方の入力ノードにはフィードバック信号ＣＬＫ＿ＦＢが入力される。また、ＮＤ４１の他方の入力ノードには、ＮＤ４２の出力ノードが接続され、ＮＤ４２の他方の入力ノードには、ＮＤ４１の出力ノードが接続される。

ＮＤ４０は、一方の入力ノードにリファレンス信号ＣＬＫ＿ＲＥＦが入力され、他方の入力ノードにフィードバック信号ＣＬＫ＿ＦＢが入力される。ＮＤ４０の出力は、ここでは３段のインバータ回路からなる遅延回路ＩＶ＿ＤＬＹ４０を介してＦＦ４０のクロックトリガに使用される。ＦＦ４０のデータ入力ノードは、ＮＤ４２の出力ノードがＩＶ４１を介して接続される。なお、ＮＤ４０の出力ノードに接続されたＩＶ４０は、ＮＤ４２の出力に対する負荷とバランスを等しくするために設けられている。この位相比較回路ＰＤは、ＣＬＫ＿ＲＥＦの立ち上がりエッジとＣＬＫ＿ＦＢの立ち上がりエッジのどちらが先に現れるかをＳＲ４０で検出し、その検出結果をＦＦ４０に取り込むと共にＦＦ４０からディジタル制御信号Ｓ＿ＤＧとして出力する。

図７は、図１のＰＬＬ回路において、そのチャージポンプ制御回路の構成例を示す回路図である。図７のチャージポンプ制御回路ＣＰ＿ＣＴＬは、前述した周波数比較回路ＦＤからの信号Ｓ＿ＲＨ，Ｓ＿ＦＨを処理して制御信号Ｓ＿ＤＨ，Ｓ＿ＵＨを出力する判定回路ＪＧＥと、信号Ｓ＿ＲＨ，Ｓ＿ＦＨおよびディジタル制御信号Ｓ＿ＤＧを処理して制御信号Ｓ＿ＵＬ，Ｓ＿ＤＬを出力するカウンタ回路ＣＵＮＴ等を含んでいる。このチャージポンプ制御回路ＣＰ＿ＣＴＬは、図６で述べた誤動作を防止するために判定回路ＪＧＥを備えたことが特徴となっている。

信号Ｓ＿ＲＨ，Ｓ＿ＦＨは、反転リファレンス信号ＣＬＫＢ＿ＲＥＦに同期してフリップフロップ回路ＦＦ７０，ＦＦ７１にそれぞれ取り込まれる。判定回路ＪＧＥは、フリップフロップ回路ＦＦ７２〜ＦＦ７５とＮＯＲ回路ＮＲ７０，ＮＲ７１から構成される。ＦＦ７２およびＦＦ７３は、ＣＬＫＢ＿ＲＥＦに同期して動作し、ＦＦ７０の出力信号に対してシフトレジスタとして機能する。ＦＦ７２は、ＦＦ７０の出力信号を取り込み、ＦＦ７３は、ＦＦ７２の出力信号を取り込む。同様に、ＦＦ７４およびＦＦ７５も、ＣＬＫＢ＿ＲＥＦに同期して動作し、ＦＦ７１の出力信号に対してシフトレジスタとして機能する。ＦＦ７４は、ＦＦ７１の出力信号を取り込み、ＦＦ７５は、ＦＦ７４の出力信号を取り込む。

ＮＲ７０は、ＦＦ７１の反転出力信号とＦＦ７２の出力信号とＦＦ７３の出力信号とをＮＯＲ演算し、その結果を制御信号Ｓ＿ＤＨとして出力する。一方、ＮＲ７１は、ＦＦ７０の反転出力信号とＦＦ７４の出力信号とＦＦ７５の出力信号とをＮＯＲ演算し、その結果を制御信号Ｓ＿ＵＨとして出力する。図１で述べたように、制御信号Ｓ＿ＤＨは、周波数を大きく下げたい場合の信号であり、Ｓ＿ＵＨは、周波数を大きく上げたい場合の信号である。

この判定回路ＪＧＥは、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの一方の信号の周波数が高いと周波数比較回路ＦＤが判定した直後に他方の信号の周波数が高いと判定した場合に、後から出た比較結果を無効する機能を備えている。すなわち、前述した図６から明らかなように、真の誤検出（図６のＲ６およびＦ６）が発生するのは正しい検出（図６のＲ５およびＦ５）の直後の何サイクルかである。また、誤検出が生じる時には、必ず直前に正しい判定結果が現れる。更に、図６では真の誤検出が１サイクルしか続いていないが、これが数サイクル連続することも想定でき、この場合は、その前に正しい検出結果（結果的に正しい検出結果）が数サイクル連続して現れる。このような性質に基づき、正しい検出結果の直後の何サイクルかの間に出力された誤った検出結果を無効にできれば、ＰＬＬ回路としての周波数制御の収束を速くできる。

そこで、図７の判定回路ＪＧＥは、現時点のサイクルをｔ［０］、１つ前のサイクルをｔ［−１］、２つ前のサイクルをｔ［−２］とすると、例えば、ｔ［０］でＳ＿ＦＨが‘Ｈ’レベルとなった場合、この結果をｔ［−１］とｔ［−２］におけるＳ＿ＲＨが‘Ｌ’レベルである場合（すなわち２サイクル前までに反対側の結果が出力されていない場合）に有効とする。そして、この論理演算結果を反映した制御信号Ｓ＿ＤＨを出力する。同様に、ｔ［０］でＳ＿ＲＨが‘Ｈ’レベルとなった場合、この結果はｔ［−１］とｔ［−２］におけるＳ＿ＦＨが‘Ｌ’レベルである場合に有効となり、この論理演算結果を反映した制御信号Ｓ＿ＵＨが出力される。また、言い換えれば、現時点のサイクルで取り込んだ周波数比較結果は、その２サイクル前までに反対側の周波数比較結果が出力されている場合には無効となる。

このような判定回路ＪＧＥを用いると、図６の例では、Ｒ３〜Ｒ５（Ｆ３〜Ｆ５）における周波数比較結果が有効となり、Ｒ６（Ｆ６）における周波数比較結果が無効となる。更に、仮に誤検出が連続し、Ｒ７（Ｆ７）において誤検出となる比較結果が出力された場合も、その比較結果は無効となる。なお、Ｒ３，Ｒ４（Ｆ３，Ｆ４）における周波数比較結果は、結果的に正しい結果であるが、これは周波数制御の収束を速める方向に働くため、有効とみなしてよい。また、ここでは、誤検出が連続した場合に、その２サイクル分を無効にできる構成としたが、このサイクル数は、勿論判定回路ＪＧＥ内のシフトレジスタの段数で調整可能である。このサイクル数は、多いほど収束までの時間を早めることができるが、その分回路規模が大きくなるため、必要に応じて適宜変更すればよい。最低１サイクル以上あれば、誤検出の無効化を行わない場合に比べると有益となる。

また、図７において、ＦＦ７０およびＦＦ７１の出力信号は、ＮＯＲ回路ＮＲ７２で演算されカウンタ回路ＣＵＮＴに入力される。ＣＵＮＴは、ここでは３ビットカウンタとなっており、ＦＦ７０およびＦＦ７１の出力信号が共に‘Ｌ’レベルである場合にＣＬＫＢ＿ＲＥＦに同期してカウントを行う。そして、ＦＦ７０およびＦＦ７１の出力信号が８サイクル（３ビット分）連続して‘Ｌ’レベルであった場合にＮＯＲ回路ＮＲ７３を介して‘Ｈ’レベルを出力し、この‘Ｈ’レベルによって２つのＮＡＮＤ回路ＮＤ７０，ＮＤ７１をイネーブルにする。

ＮＤ７０は、一方の入力ノードがＮＲ７３の出力ノードに接続され、他方の入力ノードにはディジタル制御信号Ｓ＿ＤＧが入力される。ＮＤ７１は、一方の入力ノードがＮＲ７３の出力ノードに接続され、他方の入力ノードにはディジタル制御信号Ｓ＿ＤＧをインバータ回路ＩＶ７０で反転した信号が入力される。すなわち、このチャージポンプ制御回路ＣＰ＿ＣＴＬは、前述したＣＵＮＴが８サイクル分の‘Ｌ’レベルをカウントすることで周波数がほぼ等しくなったと考えられる段階で、ＮＤ７０およびＮＤ７１を有効にし、ディジタル制御信号Ｓ＿ＤＧ（位相比較結果）を用いた制御を有効にする構成となっている。

ＮＤ７０の出力信号は、反転された後にＣＬＫＢ＿ＲＥＦをクロックトリガとするフリップフロップ回路ＦＦ７６に取り込まれ、ＦＦ７６から制御信号Ｓ＿ＵＬが出力される。一方、ＮＤ７１の出力信号は、反転された後にＣＬＫＢ＿ＲＥＦをクロックトリガとするフリップフロップ回路ＦＦ７７に取り込まれ、ＦＦ７７から制御信号Ｓ＿ＤＬが出力される。図１で述べたように、Ｓ＿ＵＬは、周波数を小さく上げたい場合の信号であり、Ｓ＿ＤＬは、周波数を小さく下げたい場合の信号である。

このような構成を用いると、発振周波数が目標の周波数から遠い時には周波数比較結果が頻繁に現れ、周波数比較結果に基づく周波数制御のみが行われる。しかし、発振周波数と目標の差が例えば１２．５％未満まで近づくと、８サイクル以上に渡って周波数比較結果が現れなくなり制御のかかる機会が少なくなる。また、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数の差が大きい時に位相比較結果に基づく制御をかけると間違った制御がかかる確率が高いが、周波数の差が１２．５％未満になれば間違った制御がかかる確率は低くなる。

そこで、周波数比較結果が現れなくなってから８サイクル経過した時に位相比較結果に基づく制御を開始する。その時にはすでに発振周波数が目標に近く、また、位相比較結果に基づく制御は定常状態でも継続するので、少しずつ変化させるように制御する。なお、その後再び周波数比較結果が現れた場合にはその周波数比較結果のみによる制御を行ない、更にまた周波数比較結果が現れなくなってから８サイクル経過後に位相比較結果に基づく制御を再開する。なお、ここでは、８サイクルをカウントする構成としたが、勿論、このサイクル数は適宜変更可能である。

図８は、図１のＰＬＬ回路において、そのチャージポンプ回路の概要を示すものであり、（ａ）は、その概略構成例を示す回路図、（ｂ）は、（ａ）の動作例を示す波形図である。図８に示すチャージポンプ回路ＣＰは、電源電圧Ｖｄｄから出力ノードＯＵＴに向けて順に直列接続されたＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２と、ＯＵＴから接地電圧Ｖｓｓに向けて順に直列接続されたＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０を含んでいる。Ｔｐ８０のゲートには、第２パルス信号ＰＬＳ２が入力され、Ｔｎ８０のゲートには、ＰＬＳ２の反転信号が入力される。Ｔｐ８１のゲートには、第１パルス信号ＰＬＳ１が入力され、Ｔｎ８１のゲートにはＰＬＳ１の反転信号が入力される。また、Ｔｐ８２には、周波数を上げる際のアップ信号ＵＰとイネーブル信号ＥＮとをＡＮＤ回路ＡＤ８０で演算した結果が入力され、Ｔｎ８２には、周波数を下げる際のダウン信号ＤＯＷＮとＥＮとをＡＮＤ回路ＡＤ８１で演算した結果が入力される。

このような構成を用いて、例えば周波数を下げたい場合の動作例が図８（ｂ）に示されている。図８（ｂ）に示すように、初期状態では、ＰＬＳ１を‘Ｈ’レベル、ＰＬＳ２を‘Ｌ’レベルとし、これに伴い、Ｔｐ８０，Ｔｎ８０がオン、Ｔｐ８１，Ｔｐ８２，Ｔｎ８１，Ｔｎ８２がオフとなっている。ここで、ＤＯＷＮとＥＮによってＴｎ８２をオンにし、この状態で、まずＰＬＳ１を‘Ｌ’レベルに遷移させる。これによって、Ｔｎ８１のゲートのノードＮ２が‘Ｈ’レベルに遷移し、Ｔｎ８１がオンになると共にＯＵＴからＶｓｓに向けて放電電流が流れ始める。その後、ＰＬＳ２を‘Ｈ’レベルに遷移させると、Ｔｎ８０のゲートのノードＮ３が‘Ｌ’レベルに遷移し、Ｔｎ８０がオフになると共に放電電流が遮断される。

その後は、更なる放電電流が流れないように、ＰＬＳ１を‘Ｈ’レベルに戻してＴｎ８１をオフにし、次いで、ＰＬＳ２を‘Ｌ’レベルに戻してＴｎ８０をオンにする。なお、周波数を上げたい場合も同様であり、初期状態からＵＰとＥＮによってＴｐ８２をオンにし、この状態で、ＰＬＳ１およびＰＬＳ２を図８（ｂ）のように遷移させてＴｐ８１およびＴｐ８０を制御すればよい。これによって、ＶｄｄからＯＵＴに向けてＰＬＳ１とＰＬＳ２の時間差の間で充電電流が流れる。

このように、図８のチャージポンプ回路ＣＰは、電流を流し始める時にオンにするトランジスタ（Ｔｐ８１，Ｔｎ８１）と停止する時にオフにするトランジスタ（Ｔｐ８０，Ｔｎ８０）を別々に設け、ＰＬＳ１の立ち下がりとＰＬＳ２の立ち上がりの時間差に相当する時間だけ出力電流が流れるように構成されたことが特徴となっている。また、言い換えれば、トランジスタ（Ｔｐ８１，Ｔｎ８１）とトランジスタ（Ｔｐ８０，Ｔｎ８０）が同時にオンとなる時間が、トランジスタ（Ｔｐ８１，Ｔｎ８１）又はトランジスタ（Ｔｐ８０，Ｔｎ８０）がそれぞれ個別にオンとなる時間より短くなるように制御されることが特徴となっている。したがって、出力電流が流れる時間を短くするためにはこのＰＬＳ１とＰＬＳ２の時間差を短くすればよく、ＰＬＳ１およびＰＬＳ２のそれぞれのパルス幅は大きくてもよいため、例えばノードＮ２やＮ３の‘Ｈ’レベルも十分に確保できる。

一方、比較対象となる図２１で述べたチャージポンプ回路ＣＰ＿Ｃでは、この電流の流し始めと停止を１つのパルス信号ＰＬＳと１つのトランジスタ（Ｔｐ２１１，Ｔｎ２１１）で制御しているため、前述したように、パルス幅を小さくするとノードＮ１の‘Ｈ’レベルもばらつき、出力電流の値や流れる時間のバラツキが大きくなる。図８の構成を用いると、このようなばらつきを小さくできるため、ＰＬＳ１とＰＬＳ２の時間差を短くすることによって出力電流量の制御幅を小さくでき、高精度又は高分解能な周波数制御が実現可能となる。また、これによってＰＬＬ回路のジッタを小さくすることが可能となる。

なお、図８のチャージポンプ回路ＣＰでは、その回路に電流を流すか否かを制御するトランジスタ（Ｔｐ８２，Ｔｎ８２）を別に設けているが、図２１のチャージポンプ回路ＣＰ＿Ｃでは、前述した１つのトランジスタ（Ｔｐ２１１，Ｔｎ２１１）がこの役目も担っている。また、図２１のＣＰ＿Ｃでは、電流の大きさを絞るトランジスタ（Ｔｐ２１０，Ｔｎ２１０）が必須となるが、図８のＣＰでは、電流の大きさを絞らずとも電流を流す時間を短くすることで電流量の制御幅を小さくできるため、このトランジスタは特に設けなくてもよい。ただし、勿論、このトランジスタを設けることで、更に制御幅を小さくすることも可能である。

図９は、図１のＰＬＬ回路において、そのチャージポンプ回路の詳細な構成例を示す回路図である。図９のチャージポンプ回路ＣＰは、図８で述べた特徴を反映した構成となっており、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に図８のＴｐ８０〜Ｔｐ８２に対応するＰＭＯＳトランジスタＴｐ９０〜Ｔｐ９２と、図８のＴｎ８２〜Ｔｎ８０に対応するＮＭＯＳトランジスタＴｎ９２〜Ｔｎ９０を備えている。ここで、Ｔｐ９２（Ｔｎ９２）のドレインに該当する出力ノードからはアナログ制御信号Ｓ＿ＡＧが出力される。

また、このＳ＿ＡＧの出力ノードとＶｄｄの間には、Ｔｐ９０〜Ｔｐ９２と並列にＰＭＯＳトランジスタＴｐ９３が接続され、Ｓ＿ＡＧの出力ノードとＶｓｓの間には、それぞれＴｎ９２〜Ｔｎ９０と並列に２つのＮＭＯＳトランジスタＴｎ９３，Ｔｎ９４が接続される。Ｔｐ９１（およびＴｎ９１）のゲートには、図８で述べたような第１パルス信号ＰＬＳ１（およびその反転信号）が入力される。一方、Ｔｐ９０（およびＴｎ９０）のゲートには、図８で述べたような第２パルス信号ＰＬＳ２（およびその反転信号）が入力される。

ＰＬＳ１は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦと、これを遅延回路ＩＶ＿ＤＬＹ９０，ＩＶ＿ＤＬＹ９２内の例えば５段のインバータ回路で反転および遅延させた信号とをＮＡＮＤ回路ＮＤ９１で演算することで生成される。この場合、ＰＬＳ１は、インバータ回路５段分の遅延時間を備えた‘Ｌ’パルス信号となる。一方、ＰＬＳ２は、ＣＬＫＢ＿ＲＥＦと、これを遅延回路ＩＶ＿ＤＬＹ９０，ＩＶ＿ＤＬＹ９１内の例えば７段のインバータ回路で反転および遅延させた信号とをＮＡＮＤ回路ＮＤ９０で演算し、更に、その出力を例えば３段のインバータ回路からなる遅延回路ＩＶ＿ＤＬＹ９３で反転および遅延させることで生成される。この場合、ＰＬＳ２は、インバータ回路７段分の遅延時間を備えた‘Ｈ’パルス信号となり、ＰＬＳ１の立ち下がりからＩＶ＿ＤＬＹ９３の遅延分を経て立ち上がるパルス信号となる。すなわち、このＩＶ＿ＤＬＹ９３の遅延時間が電流を流す時間となる。

Ｔｐ９２のゲートには、ストップ信号ＳＴＰの反転信号と制御信号Ｓ＿ＵＬとをＮＡＮＤ回路ＮＤ９２で演算した結果が入力され、Ｔｎ９２のゲートには、制御信号Ｓ＿ＤＬが入力される。したがって、Ｔｐ９２は、ＳＴＰが‘Ｌ’レベル（不活性）の場合で、なおかつ小さく周波数を上げたい時の制御信号Ｓ＿ＵＬが‘Ｈ’レベルとなった場合にオンとなる。一方、Ｔｎ９２は、小さく周波数を下げたい時の制御信号Ｓ＿ＤＬが‘Ｈ’レベルとなった場合にオンとなる。そして、Ｔｐ９２およびＴｎ９２の一方がオンとなった場合には、図８で述べたようなパルス制御の動作により、制御幅が小さい電流量を備えたアナログ制御信号Ｓ＿ＡＧが出力されることになる。

Ｔｐ９３のゲートには、ＳＴＰの反転信号と制御信号Ｓ＿ＵＨとをＮＡＮＤ回路ＮＤ９３で演算した結果が入力され、Ｔｎ９３のゲートには、制御信号Ｓ＿ＤＨが入力される。したがって、Ｔｐ９３は、ＳＴＰが‘Ｌ’レベル（不活性）の場合で、なおかつ大きく周波数を上げたい時の制御信号Ｓ＿ＵＨが‘Ｈ’レベルとなった場合にオンとなる。一方、Ｔｎ９３は、大きく周波数を下げたい時の制御信号Ｓ＿ＤＨが‘Ｈ’レベルとなった場合にオンとなる。Ｔｐ９３およびＴｎ９３は、Ｔｐ９０〜Ｔｐ９２およびＴｎ９２〜Ｔｎ９０と同じトランジスタサイズで設計することもできるし、Ｔｐ９３およびＴｎ９３の方が大きくなるように設計することもできる。Ｔｐ９０〜Ｔｐ９２およびＴｎ９２〜Ｔｎ９０は前述のように通電時間が短くなるように制御されるのに対しＴｐ９３およびＴｎ９３はＳ＿ＵＨまたはＳ＿ＤＨがハイレベルの間通電されるため、これだけでもＴｐ９３およびＴｎ９３による制御の方がＴｐ９０〜Ｔｐ９２およびＴｎ９２〜Ｔｎ９０による制御より大きな制御がかかるが、トランジスタサイズを変えることにより更にその差を大きくする事もできる。

なお、ストップ信号ＳＴＰは、例えば、テスト時等において、アナログ制御信号Ｓ＿ＡＧを接地電圧Ｖｓｓとし、ＶＣＯの発振を停止させるために設けている。ＳＴＰが‘Ｈ’レベルとなった場合は、ＮＤ９２およびＮＤ９３を介してＴｐ９２およびＴｐ９３がオフに駆動されると共に、Ｔｎ９４がオンに駆動させることでＳ＿ＡＧがＶｓｓに接続される。

以上、本実施の形態１の半導体集積回路装置を用いることで、周波数比較回路の誤検出に伴う不必要な周波数制御を抑制でき、ＰＬＬ回路における周波数制御が収束するまでの時間を早めることが可能となる。また、チャージポンプ回路の電流量の制御幅を小さくでき、高精度な又はジッタが小さいＰＬＬ回路を実現可能となる。

（実施の形態２）
前述した実施の形態１では、周波数比較回路の誤検出の問題を図７で述べたようにチャージポンプ制御回路内に判定回路を設ける方式によって解決したが、本実施の形態２では、これとは別の方式を用いてこの問題を解決する。

図１０は、本発明の実施の形態２による半導体集積回路装置において、それに含まれるＰＬＬ回路の構成例を示すブロック図である。図１０に示すＰＬＬ回路は、図１で示したＰＬＬ回路と比較して、２個の周波数比較回路ＦＤ［１］，ＦＤ［２］を備えたことと、これに対応したチャージポンプ制御回路ＣＰ＿ＣＴＬ２を備えたことが主要な特徴となっている。これ以外のＰＬＬ回路の構成については図１と同様であるため、詳細な説明は省略する。

周波数比較回路ＦＤ［１］，ＦＤ［２］は、それぞれ図５に示した回路構成を備えているが、それぞれで入力信号の位相関係が異なっている。すなわち、ＦＤ［１］は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数比較を行い、リファレンス信号の周波数が高い場合は信号Ｓ＿ＲＨに‘Ｈ’レベルを出力し、フィードバック信号の周波数が高い場合は信号Ｓ＿ＦＨに‘Ｈ’レベルを出力する。一方、ＦＤ［２］は、ＣＬＫ＿ＦＢの反転信号とＣＬＫＢ＿ＲＥＦの周波数比較を行うことで、位相が半周期移動したことを検出する機能を備える。なお、ＦＤ［２］は、ここではＣＬＫ＿ＦＢ側の反転信号を用いたが、ＣＬＫＢ＿ＲＥＦ側の反転信号を用いてもよい。つまり、ＦＤ［２］は、ＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢのタイミング関係が、ＦＤ［１］が信号を出力する時のタイミング関係からほぼ半周期ずれた時に信号を出力すればよい。またＦＤ［２］は、一方の信号の周波数が高い場合に信号Ｓ＿ＨＦＤ１を出力し、他方の信号の周波数が高い場合に信号Ｓ＿ＨＦＤ２を出力するが、これらを区別する必要はなく、いずれかが出力されたという情報に基づいて位相が半周期移動したことを検出すればよい。

図１０のＰＬＬ回路は、このように半周期移動したことをＦＤ［２］によって検出することで、ＦＤ［１］からの周波数比較結果を１回分だけ制御に使った後、位相が半周期以上動くまでの間に現れる周波数比較結果を制御に使わないように動作する。これによって、誤検出の問題を解決する。以下、この方式の原理をより具体的に説明する。

図１１は、図１０のＰＬＬ回路の動作を説明するものであり、（ａ）は２つの周波数比較回路の動作例を示す波形図、（ｂ）は（ａ）の一部の信号を長期的に見た場合の波形図である。図１１（ａ）には、ＣＬＫＢ＿ＲＥＦの周波数がＣＬＫ＿ＦＢの周波数より若干高いが殆ど同じ場合における、周波数比較回路ＦＤ［１］，ＦＤ［２］の出力例が示されている。ＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢの周波数が殆ど同じであるため、何サイクルかの間は図１１（ａ）の左半分に示すようにＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢの位相がほぼ一致する。

そして、この左半分の期間において、周波数比較回路ＦＤ［１］は、図６で述べたように、結果的に正しい誤検出信号と真に正しい検出信号（図１１（ａ）のＳ＿ＲＨの‘Ｈ’レベルに対応）を発生し、その直後に真の誤検出信号（図１１（ａ）のＳ＿ＦＨの‘Ｈ’レベルに対応）を発生する。一方、周波数比較回路ＦＤ［２］は、ＣＬＫ＿ＦＢの反転信号とＣＬＫＢ＿ＲＥＦを比較しているため、位相がほぼ半周期ずれており、Ｓ＿ＨＦＤ１およびＳ＿ＨＦＤ２共に‘Ｌ’レベルを出力する。

また、この左半分の期間では、ＣＬＫＢ＿ＲＥＦがＣＬＫ＿ＦＢを追い越すことになるが、周波数が若干異なるため、しばらく後には図１１（ａ）の右半分に示すようにＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢの位相がほぼ半周期ずれた状態になる。この右半分の期間においては、左半分の期間とは逆に、周波数比較回路ＦＤ［１］が、Ｓ＿ＲＨおよびＳ＿ＦＨ共に‘Ｌ’レベルを出力する。一方、周波数比較回路ＦＤ［２］から見ると右半分の期間は位相がほぼ一致している期間であるため、ＦＤ［２］は、左半分でのＦＤ［１］と同様に、Ｓ＿ＨＦＤ１に‘Ｈ’レベルを出力し、その直後にＳ＿ＨＦＤ２に‘Ｈ’レベルを出力する。

この左半分と右半分の期間は、交互に繰り返されるため、長期的に見るとＦＤ［１］およびＦＤ［２］の出力信号は、図１１（ｂ）のようになる。この図に示すように、ＦＤ［１］が比較結果を出力してから位相差が半周期分進むとＦＤ［２］が比較結果を出力し、更に半周期分進むと再びＦＤ［１］が比較結果を出力することがわかる。従って、ＦＤ［２］の比較結果は、位相差が半周期移動したことを示す信号として使うことができる。

そこで、ＦＤ［１］の最初に現れる比較結果を使って１サイクル分のみ制御を行ない、その後位相差が半周期移動するまでの間は制御を行なわないようにする。そして、位相差が半周期移動したことを検出した後も、その後最初に現れる比較結果を使って１サイクル分のみ制御を行なう。つまり、図１１におけるＪ１〜Ｊ３の比較結果を用いる。これを繰り返すことより、一連の周波数比較結果の中で最初に現れる正しい比較結果のみを使って周波数制御を行うことが可能となる。また、逆に、ＣＬＫＢ＿ＲＥＦがＣＬＫ＿ＦＢの周波数より若干低い場合には、ＦＤ［１］は、ＣＬＫ＿ＦＢの周波数が高いという正しい比較結果（即ちＳ＿ＦＨに‘Ｈ’レベル）を先に出力し、それに引き続いてＣＬＫＢ＿ＲＥＦの周波数が高いという間違った比較結果（即ちＳ＿ＲＨに‘Ｈ’レベル）を出力する。この場合も同様に、一連の周波数比較結果の中で最初に現れる正しい比較結果のみを使って周波数制御を行うことができる。

なお、ＣＬＫＢ＿ＲＥＦの周波数がＣＬＫ＿ＦＢの周波数より十分高い場合には、周波数比較回路は誤動作を起こさない。従って、この場合では、正しい比較結果であるＳ＿ＲＨの‘Ｈ’レベルと、その半周期移動後のＳ＿ＨＦＤ１の‘Ｈ’レベルのみが出力される。逆に、ＣＬＫＢ＿ＲＥＦの周波数がＣＬＫ＿ＦＢの周波数より十分低い場合には、正しい比較結果であるＳ＿ＦＨの‘Ｈ’レベルと、その半周期移動後のＳ＿ＨＦＤ２の‘Ｈ’レベルのみが出力される。いずれの場合にも、Ｓ＿ＨＦＤ１とＳ＿ＨＦＤ２のＯＲ演算で半周期移動したことを検出することにより、正しい比較結果と半周期移動したことの検出が交互に現れることになり正しい制御のみが行なわれる。

図１２は、図１０のＰＬＬ回路において、そのチャージポンプ制御回路の構成例を示す回路図である。図１２のチャージポンプ制御回路ＣＰ＿ＣＴＬ２では、チャージポンプ回路ＣＰに対する４通りの制御信号Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＵＨ，Ｓ＿ＤＨがそれぞれ４つのフリップフロップ回路ＦＦ１２０，ＦＦ１２１，ＦＦ１２２，ＦＦ１２３から反転リファレンス信号ＣＬＫＢ＿ＲＥＦに同期して出力される。この内、周波数を大きく上げる又は下げる際の２つの制御信号Ｓ＿ＵＨ，Ｓ＿ＤＨは、セットリセットラッチ回路ＳＲ１２０に含まれる２つの３入力ＮＯＲ回路の一方に入力される。他方の３入力ＮＯＲ回路には、前述した半周期移動を検出した際に出力される信号Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２が入力される。なお、この２つの３入力ＮＯＲ回路における残った１入力は、それぞれ、自身とは異なる３入力ＮＯＲ回路の出力ノードに接続される。

このＳＲ１２０は、Ｓ＿ＵＨ又はＳ＿ＤＨの‘Ｈ’レベルが入力された際に‘Ｈ’レベルの出力とそのラッチを行い、Ｓ＿ＨＦＤ１又はＳ＿ＨＦＤ２の‘Ｈ’レベルが入力された際に‘Ｌ’レベルの出力とそのラッチを行う。ＳＲ１２０の出力は、インバータ回路ＩＶ１２１によって反転され、ノードＮ４に伝達される。このノードＮ４は、４つのＮＡＮＤ回路ＮＤ１２０〜ＮＤ１２３における一方の入力ノードに接続される。

ＮＤ１２０〜ＮＤ１２３は、Ｎ４が‘Ｈ’レベルの際（即ちＳ＿ＨＦＤ１又はＳ＿ＨＦＤ２の‘Ｈ’レベルが入力された際）には、それぞれ他方の入力ノードの信号を出力し、Ｎ４が‘Ｌ’レベルの際（即ちＳ＿ＵＨ又はＳ＿ＤＨの‘Ｈ’レベルが入力された際）には、‘Ｈ’レベルを出力する。ＮＤ１２０、ＮＤ１２１、ＮＤ１２２、ＮＤ１２３の他方の入力ノードには、それぞれ、ディジタル制御信号Ｓ＿ＤＧ、Ｓ＿ＤＧの反転信号、Ｓ＿ＲＨ、Ｓ＿ＦＨが入力される。そして、ＮＤ１２０〜ＮＤ１２３の出力信号は、それぞれＦＦ１２０〜ＦＦ１２３の反転データ入力となる。

このような構成を用いると、ノードＮ４の信号が‘Ｈ’レベル時には、制御信号Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＵＨ，Ｓ＿ＤＨによってチャージポンプ回路ＣＰが制御され、‘Ｌ’レベル時には、当該制御信号が‘Ｌ’レベル固定となるためＣＰの制御が停止する。Ｎ４が‘Ｈ’レベル時に、周波数比較回路ＦＤ［１］からのいずれかの信号Ｓ＿ＲＨ，Ｓ＿ＦＨが‘Ｈ’レベルになると、それに応じて制御信号Ｓ＿ＵＨ，Ｓ＿ＤＨのいずれかが１サイクル分‘Ｈ’レベルになると共に、ＳＲ１２０を介してＮ４が‘Ｌ’レベルになる。その後、位相が約半周期ずれるまでの間は、Ｎ４が‘Ｌ’レベルのままであり、制御信号Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＵＨ，Ｓ＿ＤＨも‘Ｌ’レベルのままである。

位相が約半周期ずれると、周波数比較回路ＦＤ［２］のいずれかの信号Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２が‘Ｈ’レベルになり、Ｎ４も‘Ｈ’レベルになる。その後、再び周波数比較回路ＦＤ［１］のいずれかの信号Ｓ＿ＲＨ，Ｓ＿ＦＨが‘Ｈ’レベルにならない限りＮ４は‘Ｈ’レベルのままである。また、Ｎ４が‘Ｈ’レベルの間は、毎サイクル必ず、位相比較回路ＰＤからのディジタル制御信号Ｓ＿ＤＧに基づいて、周波数を小さく上げる際の制御信号Ｓ＿ＵＬおよび小さく下げる際の制御信号Ｓ＿ＤＬのいずれかが‘Ｈ’レベルとなる。周波数比較回路ＦＤ［１］のいずれかの信号Ｓ＿ＲＨ，Ｓ＿ＦＨが‘Ｈ’レベルになると、再びＮ４が‘Ｌ’レベルとなり、前述した動作が繰り返される。

これにより、ＣＬＫ＿ＦＢとＣＬＫＢ＿ＲＥＦの周波数が近い時に周波数比較結果が連続して検出された場合には最初の１回分だけが制御に使われるため、真の誤検出となる結果が制御に使われる事はない。また、ＣＬＫ＿ＦＢとＣＬＫＢ＿ＲＥＦの周波数が大きく違うことにより周波数比較結果が連続して検出される場合は、位相が半周期ずれたことを検出する信号Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２も連続して検出されるためすぐにノードＮ４が‘Ｈ’レベルに戻り、ほぼ連続してチャージポンプ回路ＣＰが制御される。すなわち、誤検出の場合と区別され正しく制御される。

また、ＦＤ［２］のいずれかの信号Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２が‘Ｈ’レベルになる時、すなわちＣＬＫ＿ＦＢの反転信号とＣＬＫＢ＿ＲＥＦの位相がほぼ一致している時には、位相比較回路ＰＤの入力となるＣＬＫ＿ＦＢとＣＬＫ＿ＲＥＦの位相もほぼ一致している。このため、この時点から位相比較結果に基づく制御を開始すれば、位相がほぼ一致した状態で、ほぼ常に発振周波数の高い側の位相が進んでいる状態から制御する事になり、位相比較結果に基づく制御が逆の制御となることをほとんど避けられる。したがって、周波数比較結果に基づく制御(大きく上げるまたは下げる)と位相比較結果に基づく制御(小さく上げるまたは下げる)の両方において、逆の制御をほとんど避けられることになる。

一方、実施の形態１で示した図７の構成例では、位相比較結果に基づく逆の制御を避けるため、カウンタ回路ＣＵＮＴを設け、周波数比較結果が出力された後の何サイクルかの間は位相比較結果に基づく制御を停止するように構成している。ただし、この構成では、位相比較結果に基づく逆の制御が若干発生してしまう恐れがある。また、周波数比較結果に関して、図７の構成例では、連続する複数の正しい（および結果的に正しい）比較結果を用いて制御を行うため収束時間を早くできるものの、その判定回路ＪＧＥのシフト段数によっては逆の制御が若干発生してしまうことがある。したがって、逆の制御を限りなく少なくするという意味においては、この実施の形態２の方式は有益である。

以上、本実施の形態２の半導体集積回路装置を用いることで、周波数比較回路の誤検出に伴う不必要な周波数制御を抑制でき、ＰＬＬ回路における周波数制御が収束するまでの時間を早めることが可能となる。また、位相比較結果に基づく逆の制御もほとんど避けられるためＰＬＬ回路における周波数制御が収束するまでの時間を早めることが可能となる。さらに、チャージポンプ回路の電流量の制御幅を小さくできるため、高精度な又はジッタが小さいＰＬＬ回路を実現可能となる。

なお、図１０においては、ＦＤ［１］が周波数比較を行い、ＦＤ［２］が半周期移動を検出する構成としたが、逆にＦＤ［１］に半周期移動を検出させ、ＦＤ［２］に周波数比較を行わせることも可能である。この場合、ＦＤ［１］が信号Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２を出力した時点では位相比較回路ＰＤへの入力信号の位相が半周期移動した状態であり、ＦＤ［２］が信号Ｓ＿ＲＨ，Ｓ＿ＦＨを出力した時点がＰＤへの入力信号の位相がほぼ一致した時点となる。したがって、適切な時期に位相比較を行わせるため、図１２のチャージポンプ制御回路ＣＰ＿ＣＴＬ２において、ＮＤ１２０およびＮＤ１２１のノードＮ４側の入力を反転させるような変更を行えばよい。ただし、この場合、設計条件によっては、図１０および図１２をそのまま用いるよりも動作が若干不安定になることもある。

（実施の形態３）
前述した実施の形態１，２では、半導体集積回路装置としてＰＬＬ回路を例としたが、本実施の形態３では、実施の形態１で述べた周波数制御方式を利用して論理回路の遅延時間を制御する機能を備えた半導体集積回路装置の一例を示す。図１３は、本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示すブロック図である。

図１３に示す半導体集積回路装置は、例えば、１つの半導体チップ上に形成され、位相比較回路ＰＤ、周波数比較回路ＦＤ、チャージポンプ制御回路ＣＰ＿ＣＴＬ、チャージポンプ回路ＣＰ、リングオシレータ回路ＯＳＣ、論理回路ＬＯＧ、容量Ｃ１，Ｃ２、抵抗Ｒ１およびＮＭＯＳトランジスタＴ１などによって構成される。ＰＤ、ＦＤ、ＣＰ＿ＣＴＬ、ＣＰは、実施の形態１の場合と同様に、それぞれ、図４、図５、図７、図９の構成を備える。

論理回路ＬＯＧは、所望の論理機能を備え、電源電圧（電源電圧ノード）Ｖｄｄと第２接地電圧（第２接地電圧ノード）Ｖｓｓ２に接続される。このＶｄｄとＶｓｓ２の間には、更にリングオシレータ回路ＯＳＣが接続される。このＯＳＣは、例えば図３の電圧制御発振回路ＶＣＯに含まれるオシレータ回路ＯＳＣのように奇数段のインバータ回路からなり、Ｖｄｄ−Ｖｓｓ２間の電位差に応じた周波数で発振を行う。したがって、特許文献３にも記載されているように、ＯＳＣの発振周波数が一定となるようにＶｄｄ−Ｖｓｓ２間の電位差を制御することで、論理回路ＬＯＧの遅延時間も一定に保つことが可能となる。また、ＯＳＣの発振周波数の大きさ自体を制御することで、論理回路ＬＯＧの遅延時間の大きさ自体を制御することも可能となる。

容量Ｃ１は、ＶｄｄとＶｓｓ２間に接続され、図２や図３に含まれる容量Ｃ１と同様に、電源電圧を安定化させる機能を備える。ＮＭＯＳトランジスタＴ１は、Ｖｓｓ２と第１接地電圧（第１接地電圧ノード）の間に設けられ、そのゲートには、ＣＰからのアナログ制御信号Ｓ＿ＡＧが直列に挿入された抵抗Ｒ１および並列に挿入された容量Ｃ２からなるロウパスフィルタを介して入力される。

したがって、このＳ＿ＡＧによってＶｄｄ−Ｖｓｓ２間の電位差が制御されると、その電位差に応じた周波数でＯＳＣが発振する。ＯＳＣからの発振信号は、フィードバック信号ＣＬＫ＿ＦＢとして帰還され、位相比較回路ＰＤおよび周波数比較回路ＦＤに入力される。ＰＤおよびＦＤは、実施の形態１と同様に、例えば外部から入力したリファレンス信号ＣＬＫ＿ＲＥＦ（およびその反転信号ＣＬＫＢ＿ＲＥＦ）とＣＬＫ＿ＦＢを比較し、これらの比較結果としてディジタル制御信号Ｓ＿ＤＧおよび信号Ｓ＿ＲＨ，Ｓ＿ＦＨをチャージポンプ制御回路ＣＰ＿ＣＴＬに出力する。ＣＰ＿ＣＴＬは、これらの信号を受けて、制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＤＨをチャージポンプ回路ＣＰに出力し、ＣＰから再びアナログ制御信号Ｓ＿ＡＧが出力される。

以上、本実施の形態３の半導体集積回路装置を用いると、実施の形態１で説明したように、周波数比較回路ＦＤの誤検出に伴う不必要な制御動作を抑制できるため、ＯＳＣの発振周波数を速く収束されることができる。したがって、特許文献３の場合と比べて論理回路ＬＯＧの遅延時間を早期に定常状態（すなわち目標値）に到達させることが可能となる。また、特許文献３の場合と比べて回路規模も小さくできる。更に、図１３のチャージポンプ回路ＣＰが、図８や図９で説明したように高精度（高分解能）な電流量の制御幅を備えているため、特許文献３の場合と比べて論理回路ＬＯＧの遅延時間を高精度に調整可能となる。

なお、図１３の半導体集積回路装置においては、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数を直接比較する方式としたが、勿論、いずれか一方または両方を分周して、その周波数を一致させるような方式としてもよい。

（実施の形態４）
本実施の形態４の半導体集積回路装置は、前述した実施の形態３と異なり、実施の形態２で述べた周波数制御方式を利用して論理回路の遅延時間を制御する。図１４は、本発明の実施の形態４による半導体集積回路装置において、その構成の一例を示すブロック図である。

図１４に示す半導体集積回路装置は、図１３の半導体集積回路装置と異なり、位相比較回路を設けずに２個の周波数比較回路ＦＤ［１］，ＦＤ［２］を用いて周波数比較を行い、その比較結果からチャージポンプ制御回路ＣＰ＿ＣＴＬ３を介してチャージポンプ回路ＣＰ２を制御する構成となっている。なお、このＣＰ２の出力となるアナログ制御信号Ｓ＿ＡＧでリングオシレータ回路ＯＳＣや論理回路ＬＯＧの電源電圧を制御し、ＯＳＣからフィードバックする構成については、図１３と同様である。

周波数比較回路ＦＤ［１］，ＦＤ［２］は、実施の形態２の場合と同様に、それぞれ図５の構成を備える。ＦＤ［１］は、リファレンス信号ＣＬＫ＿ＲＥＦとＯＳＣからのフィードバック信号ＣＬＫ＿ＦＢのどちらの周波数が高いかを示す信号Ｓ＿ＲＨ，Ｓ＿ＦＨを出力し、ＦＤ［２］は、ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢが半周期移動したことを示す信号Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２を出力する。

図１５は、図１４の半導体集積回路装置において、そのチャージポンプ制御回路の構成例を示す回路図である。図１５に示すチャージポンプ制御回路ＣＰ＿ＣＴＬ３は、実施の形態２の図１２で示したチャージポンプ制御回路ＣＰ＿ＣＴＬ２から、位相比較結果を受けて動作する回路（すなわちＩＶ１２０，ＮＤ１２０，ＮＤ１２１，ＦＦ１２０，ＦＦ１２１）を省いた構成となっている。これ以外は、図１２と同様であり、図１２のＮＤ１２２，ＮＤ１２３に対応するＮＡＮＤ回路ＮＤ１５０，ＮＤ１５１と、図１２のＦＦ１２２，ＦＦ１２３に対応するフリップフロップ回路ＦＦ１５０，ＦＦ１５１に加えて、セットリセットラッチ回路ＳＲ１２０およびインバータ回路ＩＶ１２１を備える。ただし、図１２の場合と異なり、ＣＰ＿ＣＴＬ３のＦＦ１５０およびＦＦ１５１からは、信号Ｓ＿ＲＨおよび信号Ｓ＿ＦＨに基づいて、小さく周波数を制御するための制御信号Ｓ＿ＵＬおよび制御信号Ｓ＿ＤＬが出力される。これは、位相比較結果を用いずに周波数比較結果に基づいて高精度な制御を行うためである。

チャージポンプ回路ＣＰ２は、制御信号Ｓ＿ＵＬ，Ｓ＿ＤＬを受けて、アナログ制御信号Ｓ＿ＡＧを出力する。その構成は、図示はしないが、例えば、図９の構成から、制御信号Ｓ＿ＵＨおよびＳ＿ＤＨを受けて動作する回路（ＮＤ９３，Ｔｐ９３，Ｔｎ９３）を省けばよい。

以上、本実施の形態４の半導体集積回路装置を用いると、実施の形態３の場合と同様に、特許文献３の場合と比べて論理回路ＬＯＧの遅延時間を早期に定常状態（すなわち目標値）に到達させることが可能となる。また、特許文献３の場合と比べて回路規模も小さくできる。更に、特許文献３の場合と比べて論理回路ＬＯＧの遅延時間を高精度に調整可能となる。

（実施の形態５）
前述した実施の形態３では、実施の形態１の周波数制御方式を利用して電源電圧を制御することで論理回路の遅延時間を制御したが、本実施の形態５の半導体集積回路装置は、実施の形態１の周波数制御方式を利用してＬＳＩの基板バイアスを制御することで論理回路の遅延時間を制御する。ＬＳＩの基板バイアスを制御すると、例えば特許文献４に記載されているようにＭＯＳトランジスタ等の特性が変化するため、これによって論理回路の遅延時間を制御することが可能となる。

図１６は、本発明の実施の形態５による半導体集積回路装置において、その構成の一例を示すブロック図である。図１６に示す半導体集積回路装置は、例えば、１つの半導体チップ上に形成され、位相比較回路ＰＤ、周波数比較回路ＦＤ、チャージポンプ制御回路ＣＰ＿ＣＴＬ、チャージポンプ回路ＣＰ、抵抗Ｒ１および容量Ｃ２からなるロウパスフィルタ、リングオシレータ回路ＯＳＣｎ、論理回路ＬＯＧなどによって構成される。

ＰＤ、ＦＤ、ＣＰ＿ＣＴＬ、ＣＰは、前述した実施の形態１又は３の場合と同様に、それぞれ、図４、図５、図７、図９の構成を備え、実施の形態１又は３と同様に動作する。すなわち、ＰＤおよびＦＤが、例えば外部から入力したリファレンス信号ＣＬＫ＿ＲＥＦ（およびその反転信号ＣＬＫＢ＿ＲＥＦ）とＯＳＣｎから帰還したフィードバック信号ＣＬＫ＿ＦＢを比較し、これらの比較結果としてディジタル制御信号Ｓ＿ＤＧおよび信号Ｓ＿ＲＨ，Ｓ＿ＦＨをチャージポンプ制御回路ＣＰ＿ＣＴＬに出力する。ＣＰ＿ＣＴＬは、これらの信号を受けて、制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＤＨをチャージポンプ回路ＣＰに出力する。ＣＰは、直列に挿入された抵抗Ｒ１と、Ｖｓｓとの間に並列に挿入された容量Ｃ２とからなるロウパスフィルタを介して基板バイアス電圧ＶＢＢｎを出力する。ここで、この基板バイアス電圧ＶＢＢｎから先の構成が実施の形態１又は３の場合と異なる。

基板バイアス電圧ＶＢＢｎは、半導体基板に形成された半導体領域ＶＢＢｎ＿ＡＲＥに供給される。この半導体領域ＶＢＢｎ＿ＡＲＥは、例えばＰ型領域であり、このＰ型領域には、リングオシレータ回路ＯＳＣｎや所望の論理機能を有する論理回路ＬＯＧに含まれるＮＭＯＳトランジスタが形成される。すなわち、このＰ型領域とは、例えば半導体基板全体が弱いＰ型となるような不純物を含むいわゆるＰ型基板の場合や、ある領域がＰ型でその周囲がＮ型または絶縁体となるように不純物を含むいわゆるＰウエルの場合もある。

図１７は、図１６の半導体集積回路装置において、そのリングオシレータ回路ＯＳＣｎの構成例を示す回路図である。図１７に示すリングオシレータ回路ＯＳＣｎは、例えば、電源電圧ノードＶｄｄと接地電圧ノードＶｓｓの間に従属接続された奇数段（ここでは５段）のＣＭＯＳインバータ回路ＩＶ１７０〜ＩＶ１７４と、ＶｄｄとＶｓｓ間に接続され、ＩＶ１７４の出力を入力とするＣＭＯＳインバータ回路ＩＶ１７５によって構成される。ＩＶ１７０〜ＩＶ１７４は、初段となるＩＶ１７０の入力に最終段となるＩＶ１７４の出力が帰還されたリング状の構成を備え、これによって発振動作を行う。ＩＶ１７４からの発振信号は、ＩＶ１７５を介してフィードバック信号ＣＬＫ＿ＦＢとして帰還される。

ここで、各ＣＭＯＳインバータ回路ＩＶ１７０〜ＩＶ１７５に含まれるＮＭＯＳトランジスタの基板電位には、基板バイアス電圧ＶＢＢｎが供給される。図１６の構成例を用いると、この基板バイアス電圧ＶＢＢｎは、ＯＳＣｎからのフィードバック信号ＣＬＫ＿ＦＢとリファレンス信号ＣＬＫ＿ＲＥＦとが一致するように制御される。このＶＢＢｎは、論理回路ＬＯＧ内のＮＭＯＳトランジスタにも供給されるため、ＯＳＣｎ内のＮＭＯＳトランジスタと同様にＬＯＧ内のＮＭＯＳトランジスタの特性も制御でき、その結果、論理回路ＬＯＧの遅延時間を制御することが可能となる。

図１８は、図１６を変形した構成例を示す回路図である。図１８に示す半導体集積回路装置は、図１６の場合と異なりＰＭＯＳトランジスタ側の基板電位を制御する構成例となっている。その構成は、図１６と比較して、ロウパスフィルタからの先の構成が異なっており、チャージポンプ回路ＣＰが、直列に挿入された抵抗Ｒ１と、Ｖｄｄとの間に並列に挿入された容量Ｃ２とからなるロウパスフィルタを介して基板バイアス電圧ＶＢＢｐを出力する構成となっている。ＶＢＢｐは、半導体領域（ここではＮ型領域）ＶＢＢｐ＿ＡＲＥに供給され、このＶＢＢｐ＿ＡＲＥ内に、リングオシレータ回路ＯＳＣｐと論理回路ＬＯＧに含まれるＰＭＯＳトランジスタが形成される。

図１９は、図１８の半導体集積回路装置において、そのリングオシレータ回路ＯＳＣｐの構成例を示す回路図である。図１９に示すリングオシレータ回路ＯＳＣｐは、図１７のリングオシレータ回路ＯＳＣｎに含まれるＩＶ１７０〜ＩＶ１７５と同様に、ＣＭＯＳインバータ回路ＩＶ１９０〜ＩＶ１９５によって構成される。各ＣＭＯＳインバータ回路ＩＶ１９０〜ＩＶ１９５に含まれるＰＭＯＳトランジスタの基板電位には、基板バイアス電圧ＶＢＢｐが供給される。このＶＢＢｐは、ＯＳＣｐからのフィードバック信号ＣＬＫ＿ＦＢとリファレンス信号ＣＬＫ＿ＲＥＦとが一致するように制御されるため、ＯＳＣｐ内のＰＭＯＳトランジスタと同様にＬＯＧ内のＰＭＯＳトランジスタの特性も制御でき、その結果、論理回路ＬＯＧの遅延時間を制御することが可能となる。

なお、図１８の場合は、図１６の場合と比較して、チャージポンプ回路ＣＰの出力電圧の上げ／下げと発振周波数（論理回路ＬＯＧの遅延時間）の関係が逆方向となるためＣＰに入力する制御信号Ｓ＿ＤＨ，Ｓ＿ＤＬ，Ｓ＿ＵＬ，Ｓ＿ＵＨの接続関係を図１６の場合と逆にする必要がある。また、図１６や図１８において、チャージポンプ回路ＣＰや容量Ｃ２の一端となる電源電圧Ｖｄｄや接地電圧Ｖｓｓの値も、目標とする基板電位の制御範囲に応じて適宜変更することも可能である。

以上、本実施の形態５の半導体集積回路装置を用いることで、実施の形態１で説明したように、周波数比較回路ＦＤの誤検出に伴う不必要な制御動作を抑制できるため、ＯＳＣの発振周波数を速く収束されることができる。したがって、論理回路ＬＯＧの遅延時間を早期に定常状態（すなわち目標値）に到達させることが可能となる。更に、図１６又は図１８のチャージポンプ回路ＣＰが、図８や図９で説明したように高精度（高分解能）な電流量の制御幅を備えているため、論理回路ＬＯＧの遅延時間を高精度に調整可能となる。

なお、図１６ではＮＭＯＳトランジスタの基板電位を制御する構成例を示し、図１８ではＰＭＯＳトランジスタの基板電位を制御する構成例を示したが、勿論、これらを組み合わせて用いてもよい。すなわち、図１６の構成例と図１８の構成例をそれぞれ設けて、ＮＭＯＳトランジスタの基板電位とＰＭＯＳトランジスタの基板電位をそれぞれ制御する。この場合、ＮＭＯＳトランジスタの基板電位を制御する側のリングオシレータ回路ＯＳＣｎは、ＮＭＯＳトランジスタのゲート幅を小さくＰＭＯＳトランジスタのゲート幅を大きく設計するとよい。そうすると、ＰＭＯＳトランジスタの特性変化よりＮＭＯＳトランジスタの特性変化の方がＯＳＣｎの発振周波数によりよく反映され、ＮＭＯＳトランジスタの特性制御に都合が良い。同様に、ＰＭＯＳトランジスタの基板電位を制御する側のリングオシレータ回路ＯＳＣｐは、ＰＭＯＳトランジスタのゲート幅を小さくＮＭＯＳトランジスタのゲート幅を大きく設計する。そうすると、ＮＭＯＳトランジスタの特性変化よりＰＭＯＳトランジスタの特性変化の方がＯＳＣｐの発振周波数によりよく反映され、ＰＭＯＳトランジスタの特性制御に都合が良い。

（実施の形態６）
本実施の形態６の半導体集積回路装置は、前述した実施の形態５と異なり、実施の形態２で述べた周波数制御方式を利用してＬＳＩの基板バイアスを制御することで、論理回路の遅延時間を制御するものとなっている。図２０は、本発明の実施の形態６による半導体集積回路装置において、その構成の一例を示すブロック図である。

図２０に示す半導体集積回路装置は、図１６の半導体集積回路装置と異なり、位相比較回路を設けずに２個の周波数比較回路ＦＤ［１］，ＦＤ［２］を用いて周波数比較を行い、その比較結果からチャージポンプ制御回路ＣＰ＿ＣＴＬ３を介してチャージポンプ回路ＣＰ２を制御する構成となっている。なお、このＣＰ２の出力からロウパスフィルタを介してリングオシレータ回路ＯＳＣｎや論理回路ＬＯＧに含まれるＮＭＯＳトランジスタの基板電位を制御する構成については図１６と同様である。

周波数比較回路ＦＤ［１］，ＦＤ［２］は、実施の形態２の場合と同様に、それぞれ図５の構成を備える。ＦＤ［１］は、リファレンス信号ＣＬＫ＿ＲＥＦとＯＳＣｎからのフィードバック信号ＣＬＫ＿ＦＢのどちらの周波数が高いかを示す信号Ｓ＿ＲＨ，Ｓ＿ＦＨを出力し、ＦＤ［２］は、ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢが半周期移動したことを示す信号Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２を出力する。チャージポンプ制御回路ＣＰ＿ＣＴＬ３は、実施の形態４で示した図１５の構成を備え、信号Ｓ＿ＲＨ，Ｓ＿ＦＨ，Ｓ＿ＨＦＤ１，Ｓ＿ＨＦＤ２を受けて制御信号Ｓ＿ＵＬ，Ｓ＿ＤＬを出力する。チャージポンプ回路ＣＰ２も、実施の形態４で説明したチャージポンプ回路ＣＰ２と同様に、制御信号Ｓ＿ＵＬ，Ｓ＿ＤＬを受けて、抵抗Ｒ１および容量Ｃ２からなるロウパスフィルタを介して半導体領域（ここではＰ型領域）ＶＢＢｎ＿ＡＲＥに基板バイアス電圧ＶＢＢｎを供給する。

以上、本実施の形態６の半導体集積回路装置を用いると、実施の形態５の場合と同様に、論理回路ＬＯＧの遅延時間を早期に定常状態（すなわち目標値）に到達させることが可能となる。更に、論理回路ＬＯＧの遅延時間を高精度に調整可能となる。なお、ここでは、ＮＭＯＳトランジスタ側の基板電位を制御する構成例を示したが、勿論、実施の形態５と同様にＰＭＯＳトランジスタ側の基板電位を制御する構成としたり、あるいは、これを組み合わせた構成とすることも可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、これまでの実施の形態では、トランジスタとしてＭＯＳトランジスタを用いたが、勿論、バイポーラトランジスタなどで代替えすることも可能である。また、図２等では、接地電圧側にトランジスタを設け、そのゲート電位によって発振周波数の制御を行ったが、同様に、電源電圧側にトランジスタを設け、そのゲート電位によって発振周波数を制御することも可能である。

本発明の半導体集積回路装置は、特に、ＰＬＬ回路などの半導体集積回路装置に適用して有益な技術であり、これに限らず、高速または高精度な制御が求められる各種フィードバックシステムを含めて様々な半導体集積回路装置に対して広く適用可能である。

本発明の実施の形態１による半導体集積回路装置において、それに含まれるＰＬＬ回路の構成例を示すブロック図である。 本発明の前提として検討したＰＬＬ回路に含まれる電圧制御発振回路の概略構成例を示す回路図である。 図１のＰＬＬ回路において、その電圧制御発振回路の詳細な構成例を示す回路図である。 図１のＰＬＬ回路において、その位相比較回路の詳細な構成例を示す回路図である。 本発明の前提として検討したＰＬＬ回路に含まれる周波数比較回路の構成例を示す回路図である。 図５の周波数比較回路ＦＤの動作の一例を示す説明図である。 図１のＰＬＬ回路において、そのチャージポンプ制御回路の構成例を示す回路図である。 図１のＰＬＬ回路において、そのチャージポンプ回路の概要を示すものであり、（ａ）は、その概略構成例を示す回路図、（ｂ）は、（ａ）の動作例を示す波形図である。 図１のＰＬＬ回路において、そのチャージポンプ回路の詳細な構成例を示す回路図である。 本発明の実施の形態２による半導体集積回路装置において、それに含まれるＰＬＬ回路の構成例を示すブロック図である。 図１０のＰＬＬ回路の動作を説明するものであり、（ａ）は２つの周波数比較回路の動作例を示す波形図、（ｂ）は（ａ）の一部の信号を長期的に見た場合の波形図である。 図１０のＰＬＬ回路において、そのチャージポンプ制御回路の構成例を示す回路図である。 本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示すブロック図である。 本発明の実施の形態４による半導体集積回路装置において、その構成の一例を示すブロック図である。 図１４の半導体集積回路装置において、そのチャージポンプ制御回路の構成例を示す回路図である。 本発明の実施の形態５による半導体集積回路装置において、その構成の一例を示すブロック図である。 図１６の半導体集積回路装置において、そのリングオシレータ回路ＯＳＣｎの構成例を示す回路図である。 図１６を変形した構成例を示す回路図である。 図１８の半導体集積回路装置において、そのリングオシレータ回路ＯＳＣｐの構成例を示す回路図である。 本発明の実施の形態６による半導体集積回路装置において、その構成の一例を示すブロック図である。 本発明の前提として検討したＰＬＬ回路に含まれるチャージポンプ回路の一例を示すものであり、（ａ）は、その概略構成例を示す回路図、（ｂ）は、（ａ）の動作例を示す波形図である。

符号の説明

ＡＤ ＡＮＤ回路
ＡＧ＿ＣＴＬ アナログ制御部
ＢＵＦ バッファ回路
Ｃ 容量
ＣＬＫ＿ＦＢ フィードバック信号
ＣＬＫ＿ＲＥＦ リファレンス信号
ＣＬＫＢ＿ＲＥＦ 反転リファレンス信号
ＣＰ チャージポンプ回路
ＣＰ＿ＣＴＬ チャージポンプ制御回路
ＣＵＮＴ カウンタ回路
ＤＧ＿ＣＴＬ ディジタル制御部
ＤＬＹ，ＩＶ＿ＤＬＹ 遅延回路
ＤＯＷＮ ダウン信号
ＥＮ イネーブル信号
ＦＤ 周波数比較回路
ＦＦ フリップフロップ回路
ＩＶ インバータ回路
ＪＧＥ 判定回路
ＬＯＧ 論理回路
ＬＳ レベルシフト回路
ＮＤ ＮＡＮＤ回路
ＮＤＩＶ 分周回路
ＮＲ ＮＯＲ回路
ＯＳＣ リングオシレータ回路
ＯＵＴ 出力ノード
ＰＤ 位相比較回路
ＰＬＳ パルス信号
Ｒ 抵抗
Ｓ＿ＡＧ アナログ制御信号
Ｓ＿ＤＧ ディジタル制御信号
Ｓ＿ＲＨ，Ｓ＿ＦＨ，Ｓ＿ＨＦＤ 信号
Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＬ，Ｓ＿ＤＨ 制御信号
ＳＲ セットリセットラッチ回路
ＳＴＰ ストップ信号
Ｔ トランジスタ
Ｔｎ ＮＭＯＳトランジスタ
Ｔｐ ＰＭＯＳトランジスタ
ＵＰ アップ信号
ＶＢＢ 基板バイアス電圧
ＶＢＢ＿ＡＲＥ 半導体領域
ＶＣＯ 電圧制御発振回路
ＶＰ，ＶＮ バイアス電圧
Ｖｄｄ 電源電圧
Ｖｓｓ 接地電圧

Claims (5)

1. 第１信号と第２信号が入力され、両方の信号の同一エッジ、または一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジを比較対象として、前記第１信号の連続する２回のエッジの間に前記第２信号のエッジが２回以上現れた時には前記第２信号の周波数の方が高いとして第２比較ノードに第１電位レベルを出力し、前記第２信号の連続する２回のエッジの間に前記第１信号のエッジが２回以上現れた時には前記第１信号の周波数の方が高いとして第１比較ノードに第１電位レベルを出力する第１周波数比較回路と、
   前記第１信号と前記第２信号が入力され、前記第１周波数比較回路が両方の信号の同一エッジを比較対象とした場合は、一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジを比較対象とし、前記第１周波数比較回路が一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジを比較対象とした場合は、両方の信号の同一エッジを比較対象とし、前記第１信号の連続する２回のエッジの間に前記第２信号のエッジが２回以上現れた時には前記第２信号の周波数の方が高いとして第４比較ノードに第１電位レベルを出力し、前記第２信号の連続する２回のエッジの間に前記第１信号のエッジが２回以上現れた時には前記第１信号の周波数の方が高いとして第３比較ノードに第１電位レベルを出力する第２周波数比較回路と、
   前記第３比較ノード又は前記第４比較ノードに第１電位レベルが出力される毎に、その後に最初に出力された前記第１比較ノード又は前記第２比較ノードの第１電位レベルのみを伝達する第１制御回路と、
   前記第１制御回路によって伝達された前記第１比較ノード又は前記第２比較ノードの第１電位レベルに応じて所望の処理を行う第２制御回路とを有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第１周波数比較回路は、
   前記第１信号の立下りに応じて、第１ノードに第２電位レベルを第２ノードに第３電位レベルをラッチし、前記第２信号の立下りに応じて前記第１ノードに第３電位レベルを前記第２ノードに第２電位レベルをラッチする第１セットリセットラッチ回路と、
   前記第１ノードの電位レベルを前記第１信号の立下りをクロックトリガとして取り込むことで、前記第１比較ノードに第１電位レベルまたは第４電位レベルを出力する第１フリップフロップ回路と、
   前記第２ノードの電位レベルを前記第２信号の立下りをクロックトリガとして取り込むことで、前記第２比較ノードに第１電位レベルまたは第４電位レベルを出力する第２フリップフロップ回路とを備え、
   前記第２周波数比較回路は、
   前記第１信号の立下りに応じて、第３ノードに第２電位レベルを第４ノードに第３電位レベルをラッチし、前記第２信号の立上りに応じて前記第３ノードに第３電位レベルを前記第４ノードに第２電位レベルをラッチする第２セットリセットラッチ回路と、
   前記第３ノードの電位レベルを前記第１信号の立下りをクロックトリガとして取り込むことで、前記第３比較ノードに第１電位レベルまたは第４電位レベルを出力する第３フリップフロップ回路と、
   前記第４ノードの電位レベルを前記第２信号の立上りをクロックトリガとして取り込むことで、前記第４比較ノードに第１電位レベルまたは第４電位レベルを出力する第４フリップフロップ回路とを備え、
   前記第１制御回路は、前記第３比較ノード又は前記第４比較ノードに第１電位レベルが出力された際に活性状態に遷移し、前記活性状態の間に前記第１比較ノードと前記第２比較ノードの電位レベルを第１制御ノードと第２制御ノードに伝達し、前記第１制御ノード又は前記第２制御ノードに第１電位レベルが伝達された際に不活性状態に遷移し、
   前記第２制御回路は、前記第１制御ノードおよび前記第２制御ノードの電位レベルに応じて所望の処理を行うことを特徴とする半導体集積回路装置。
3. アナログ制御信号による調整と１ビットのディジタル制御信号による調整によって発振周波数が制御される電圧制御発振回路と、
   前記電圧制御発振回路の出力を分周してフィードバック信号を出力する分周回路と、
   外部から入力するリファレンス信号と前記フィードバック信号の位相を比較し、その結果を前記ディジタル制御信号として出力する位相比較回路と、
   前記リファレンス信号と前記フィードバック信号の周波数を比較する第１および第２周波数比較回路と、
   前記位相比較回路と前記第１および前記２周波数比較回路の出力に基づいて、前記アナログ制御信号の電圧を大きく上げるための第１制御信号、小さく上げるための第２制御信号、大きく下げるための第３制御信号、および小さく下げるための第４制御信号を出力するチャージポンプ制御回路と、
   前記第１〜前記第４制御信号に基づいて、第１出力ノードに生成される前記アナログ制御信号の電圧を変化させるチャージポンプ回路とを備え、
   前記第１周波数比較回路は、前記リファレンス信号と前記フィードバック信号の同一エッジ、または前記リファレンス信号および前記フィードバック信号の一方の立ち上がりエッジと他方の信号の立ち下がりエッジを比較対象として、前記リファレンス信号の連続する２回のエッジの間に前記フィードバック信号のエッジが２回以上現れた時には前記フィードバック信号の周波数の方が高いとして第２比較ノードに第１電位レベルを出力し、前記フィードバック信号の連続する２回のエッジの間に前記リファレンス信号のエッジが２回以上現れた時には前記リファレンス信号の周波数の方が高いとして第１比較ノードに第１電位レベルを出力し、
   前記第２周波数比較回路は、前記第１周波数比較回路が前記リファレンス信号と前記フィードバック信号の同一エッジを比較対象とした場合は、一方の立ち上がりエッジと他方の立ち下がりエッジを比較対象とし、前記第１周波数比較回路が前記リファレンス信号および前記フィードバック信号の一方の立ち上がりエッジと他方の立ち下がりエッジを比較対象とした場合は、同一エッジを比較対象とし、前記リファレンス信号の連続する２回のエッジの間に前記フィードバック信号のエッジが２回以上現れた時には前記フィードバック信号の周波数の方が高いとして第４比較ノードに第１電位レベルを出力し、前記フィードバック信号の連続する２回のエッジの間に前記リファレンス信号のエッジが２回以上現れた時には前記リファレンス信号の周波数の方が高いとして第３比較ノードに第１電位レベルを出力し、
   前記チャージポンプ制御回路は、前記第３比較ノード又は前記第４比較ノードに第１電位レベルが出力される毎に、その後に最初に出力された前記第１比較ノード又は前記第２比較ノードの第１電位レベルのみを前記第１制御信号又は前記第３制御信号として出力することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記チャージポンプ回路は、
   高電位側の電源と前記第１出力ノードの間に直列に挿入された第１〜第３トランジスタと、
   低電位側の電源と前記第１出力ノードの間に直列に挿入された第４〜第６トランジスタと、
   前記第１出力ノードを介して充放電される電荷を蓄える容量素子とを備え、
   前記第１および前記第２トランジスタは、前記第１および前記第２トランジスタが同時にオンとなる時間が前記第１または前記第２トランジスタがそれぞれ個別にオンとなる時間より短くなるように制御され、
   前記第４および前記第５トランジスタは、前記第４および前記第５トランジスタが同時にオンとなる時間が前記第４または前記第５トランジスタがそれぞれ個別にオンとなる時間より短くなるように制御され、
   前記第３トランジスタは、前記第２制御信号を受けてオンとなり、
   前記第６トランジスタは、前記第４制御信号を受けてオンとなることを特徴とする半導体集積回路装置。
5. 請求項３記載の半導体集積回路装置において、
   前記チャージポンプ制御回路は、更に、前記第３比較ノード又は前記第４比較ノードに第１電位レベルが出力されてから前記第１比較ノード又は前記第２比較ノードに第１電位レベルが出力されるまでの第１期間では前記位相比較回路の出力に基づいて前記第２制御信号および前記第４制御信号を出力し、前記第１比較ノード又は前記第２比較ノードに第１電位レベルが出力されてから前記第３比較ノード又は前記第４比較ノードに第１電位レベルが出力されるまでの第２期間では前記第２制御信号および前記第４制御信号の出力を休止することを特徴とする半導体集積回路装置。

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