KR100256310B1 - 위상비교회로및반도체집적회로 - Google Patents

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요시노리 오카지마
고이치 니시무라
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아끼구사 나오유끼
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    • G01R25/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller, or for passing one of the input signals as output signal
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Abstract

고속의 클록 신호를 사용한 DLL 회로에 있어서, 각 입력 신호를 분주한 후에 위상 비교를 행하는 경우, 각각의 분주기가 각각의 타이밍으로 클록을 분주하게 되면, 분주한 후의 신호의 관계에 따라서는 동기를 취할 수 없을 때가 있다.
제 1 신호 SA 및 제 2 신호 SB의 위상을 비교하는 위상 비교 회로로서, 상기 제 1 신호를 제 3 신호 SS에 따라서, n을 2이상의 정수로 하여, 1/n 분주하는 제 1 제어 회로(311)와, 상기 제 2 신호를 상기 제 3 신호에 따라서 1/n 분주하는 제 2 제어 회로(312)와, 상기 제 1 제어 회로의 출력 신호 SA' 및 상기 제 2 제어 회로의 출력 신호 SB'의 위상을 비교하는 위상 비교부(310)를 구비하도록 구성한다.

Description

위상 비교 회로 및 반도체 집적 회로{PHASE COMPARATOR FOR DELAY LOCKED LOOP CIRCUIT}
본 발명은 위상 비교 회로 및 반도체 집적 회로에 관한 것으로서, 좀 더 구체적으로는 DLL(Delay Locked Loop) 회로의 위상 비교 회로에 관한 것이다.
최근 반도체 집적 회로는 고속화와 고집적화가 진행되고, 클록 신호에 대해서도 위상 동기 클록 신호를 각 회로에 공급할 필요가 있다. 구체적으로 설명하면, 예컨대, 동기 DRAM(SDRAM)에서는, DLL 회로를 사용하여 외부 클록에 위상 동기된 신호를 복수의 출력 버퍼 회로에 공급하도록 되어 있다. 그리고, 클록 신호가 더욱 고속화됨에 따라 클록 신호의 주기에 대한 위상 어긋남의 비율이 커지고 있다. 그래서, 고속의 클록 신호를 사용한 DLL 회로에서도, 각 신호의 위상 비교를 정확히 행하여 동기를 취하는 것이 필요하다.
근래의 MPU나 메모리·디바이스(예컨대, 동기 DRAM)은 100 ㎒를 넘는 동작 속도를 달성하고 있고, DLL 등의 기술을 이용하여 외부 입력 클록 신호와 내부 출력 클록 신호와의 위상을 맞춤으로써, 내부의 클록 배선 등에 의한 지연의 영향을 없애고 액세스 시간의 지연이나 불균형을 억제하는 방법이 사용되고 있다.
그런데, 종래 PLL(Phase Locked Loop) 회로에서, 클록 신호의 주파수가 높아져 위상 비교를 행하기 어렵게 된 경우의 대응으로서, 각 클록 신호를 동일한 분주비로 분주한 다음 위상 비교기로 위상을 비교하는 기술이 알려져 있다. 예컨대, 일본 특허 공개 공보 제55-92042호 및 일본 특허 공개 공보 제56-61833호 등에도 상기 기술이 공지예로서 나타나 있다.
도1은 종래 기술에 따른 PLL 회로의 일례를 나타내는 블록도이다. 도1에서, 참조 부호 11 및 13은 1/n 분주기, 12는 위상 비교기, 14는 주파수 변환 제어부, 15는 저역 필터, 16은 전압 제어 발진기(VCO)를 나타낸다.
도1에 도시된 바와 같이, PLL 회로의 출력 신호(OUT)는 주파수 변환 제어부(14)를 통해 1/n 분주기(13)에 공급되고(신호 B), 입력 신호(IN: 신호 A)는 1/n 분주기(11)에 공급된다. 여기서, 1/n 분주기(11, 13)는 입력 신호 A 및 B를 1/n 분주(예컨대, 1/4 분주)하여 출력하는 것으로, 상기 1/n 분주기(11, 13)로부터는, 입력 신호 A 및 B의 n배(예컨대, 4배)의 주기를 갖는 신호 A' 및 B'가 출력되며, 위상 비교기(12)에서 위상 비교가 행해지도록 되어 있다.
도2는 도1에 도시된 PLL 회로의 동작을 설명하기 위한 파형도이다.
도2에 도시된 바와 같이, 도1의 PLL 회로의 1/n 분주기(11, 13)는 예컨대, 입력 신호 A 및 B를 1/4 분주하도록 되어 있고, 위상 비교기(12)에서는 신호 A 및 B의 4배의 주기를 갖는 신호 A' 및 B'가 위상 비교된다. 이것에 의해, 예컨대, 클록 신호(신호 A, B)의 주파수가 높아져서 위상 비교기(12)로 위상 비교를 행하기 어렵게 된 경우에도, 이 클록 신호의 4배의 주기(1/4의 주파수)를 갖는 신호(신호 A' 및 B')를 위상 비교기(12)로 위상을 비교함으로써, 구체적으로, 신호 A' 및 B'의 각 상승 타이밍(도2 중 흰 동그라미 및 검은 동그라미)의 위상 동기를 취함으로써, 회로의 오동작을 없애도록 되어 있다.
도3은 관련 기술로서 DLL 회로(반도체 집적 회로)의 일례를 나타내는 블록도이다. 도3에서, 참조 부호 1은 클록 입력 패드, 21은 입력 회로(클록 버퍼), 22는 더미 입력 회로(클록 버퍼), 그리고, 3은 DLL 회로를 나타낸다. 또한, 참조 부호 41은 클록 배선(실제 배선), 42는 더미 배선, 51은 출력 회로(출력 버퍼), 52는 더미 출력 회로(출력 버퍼), 6는 데이터 출력 패드, 그리고, 7은 더미 부하 용량을 나타내고 있다.
도3에 도시된 바와 같이, DLL 회로(3)는 위상 비교 회로(디지탈 위상 비교기)(31), 지연 제어 회로(32), 지연 회로(33) 및 더미 지연 회로(34)를 구비하여 구성되어 있다. 위상 비교 회로(31)에는 외부 클록(외부 입력 클록 신호) CLK가 입력 회로(21)를 통해 공급되는(신호 S1) 동시에, 외부 클록 CLK가 더미 지연 회로(34), 더미 배선(42), 더미 출력 회로(52) 및 더미 입력 회로(22)를 통해 공급되고(신호 S0), 이들 신호 S1(A) 및 S0(B)의 위상 비교를 행하여 지연 제어 회로(32)를 제어하도록 되어 있다. 여기서, 더미 입력 회로(22)를 통해 위상 비교 회로(31)에 공급되는 신호 S0는 더미 배선(42) 등에 의해, 예컨대, 정확히 1클록분의 시간만큼 외부 클록 CLK를 지연시킨 신호가 되고, 이 1클록분만큼 지연된 신호 S0를 입력 회로(21)를 통해 공급되는 신호 S1과 위상 비교한다.
지연 제어 회로(32)는 예컨대, 시프트 레지스터로서 구성되고, 위상 비교 회로(31)의 출력 신호(짝수단 및 홀수단의 우측 시프트 신호 srex, srox 및 짝수단 및 홀수단의 좌측 시프트 신호 slex, slox)에 따라서, 지연 회로(33) 및 더미 지연 회로(34)에 대하여 같은 지연량을 부여하도록 제어된다. 따라서, 출력 회로(51)의 클록 신호(내부 클록 신호)는 입력 회로(21), 지연 회로(33), 클록 배선(실제 배선)(41) 및 출력 회로(51)에 의한 지연이 외관상 존재하지 않는 타이밍으로 공급된다.
그런데, 예컨대, SDRAM의 동작 주파수가 더욱 높아지고, 외부 클록 CLK의 주기가 더욱 짧아지면, PLL 회로와 동일하게, 위상 비교 회로(31)에서 신호 S1와 신호 S0의 위상을 비교하는 것이 곤란하게 된다. 그래서, 전술한 도1에 도시된 PLL 회로와 동일하게, 위상 비교 회로(31)(도면의 위상 비교기(12)에 해당)에 공급하는 신호 S1 및 S0(도1의 신호 A 및 B에 상당)을 1/n 분주하여, 상기 1/n 분주한 신호를 위상 비교 회로(31)로 위상 비교하는 것을 생각할 수 있다.
도4는 도1에 도시된 PLL 회로의 기술을 도3에 도시된 DLL 회로에 적용한 경우의 과제를 설명하기 위한 도면이다. 도4에 도시된 바와 같이, 신호 A 및 B를 1/n(예컨대, 1/4) 분주하는 경우, 신호 A1 및 B1의 관계, 신호 A2 및 B2의 관계 및 신호 A3 및 B3의 관계 등이 존재한다. 즉, 신호 A를 1/4 분주한 신호 A1이 신호 B를 1/4 분주한 신호 B1보다도 상기 신호 A 및 B의 1주기 이상 위상이 앞선 경우, 신호 A를 1/4 분주한 신호 A2가 신호 B를 1/4 분주한 B2보다도 상기 신호 A 및 B의 1주기 이내의 범위에서 위상이 앞선 경우 및 신호 A를 1/4 분주한 신호 A3이 신호 B를 1/4 분주한 신호 B3보다도 위상이 지연되는 경우를 생각할 수 있다.
그런데, DLL 회로의 경우, 위상 비교 회로(33)에 입력되는 신호 S1(신호 A)의 지연 시간(위상)은 지연 회로(33)에 있는 지연단의 개수에 의해 규정된다. 그 때문에, 예컨대, 신호 S1이 신호 S0보다도 1주기 이내의 범위에서 위상이 앞서고 있는 경우(신호 A2 및 B2의 관계)에는 동기를 취할 수 있어도, 지연 회로(33)가 신호 A1과 신호 B1과의 위상차(1주기 이상의 위상차)에 대응하는 지연 단수(지연 시간)을 갖지 않는 경우에는 신호 S1 및 S0(신호 A 및 B)의 동기를 취할 수 없다. 또, DLL 회로(3)는 입력 신호를 지연시켜 동기를 취하도록 되어 있기 때문에, 예컨대, 신호 S1의 위상이 신호 S2보다도 지연되고 있는 경우(신호 A3 및 B3의 관계)에는 동기를 취할 수 없을 때가 있다.
즉, PLL 회로에서는 각각의 분주기(11, 13)가 각각의 타이밍으로 클록 신호(A,B)를 분주하여도, VCO(16)에 의해 자동적으로 위상이 조절되어 동기를 취하는 것이 가능하지만, DLL 회로에서는 각각의 분주기가 각각의 타이밍으로 클록 신호(S1, S0)를 분주하게 되면, 지연 회로가 그것에 대응하는 지연단(지연 시간)을 가지고 있지 않으면 조절하는 것은 불가능하다. 그리고, 회로의 점유 면적 등의 문제에 의해, 지연 회로(더미 지연 회로)의 지연 단수(지연 시간)가 제한되기 때문에, 분주기에 의해 분주한 후의 신호의 관계(신호 A1 및 B1의 관계, 혹은, 신호 A3 및 B3의 관계)에 따라서는 신호 A 및 B(신호 S1 및 S0)의 동기를 취할 수 없다.
본 발명은 상술한 과제를 감안하여, 고속의 클록 신호를 사용한 DLL 회로에서도, 각 신호의 위상 비교를 하여 동기를 취함으로써 회로의 오동작을 없애도록 한 위상 비교 회로 및 반도체 집적 회로를 제공하는 것을 목적으로 한다.
도1은 종래 기술에 따른 PLL 회로의 일례를 나타내는 블록도.
도2는 도1에 나타낸 PLL 회로의 동작을 설명하기 위한 파형도.
도3은 관련 기술에 따른 DLL 회로의 일례를 나타내는 블록도.
도4는 도1에 나타낸 PLL 회로의 기술을 도3에 나타낸 DLL 회로에 적용한 경우의 과제를 설명하기 위한 도면.
도5는 본 발명에 따른 위상 비교 회로의 일실시예를 나타내는 블록도.
도6은 도5에 나타낸 위상 비교 회로에서 위상 비교부의 일례를 나타내는 블록 회로도.
도7은 도6에 나타낸 위상 비교부에서 NAND 회로의 일례를 나타내는 회로도.
도8은 본 발명에 따른 위상 비교 회로를 적용한 DLL 회로의 일례를 나타내는 블록도.
도9는 도8에 나타낸 DLL 회로에서 위상 비교 회로의 동작을 설명하기 위한 파형도.
도10은 도8에 나타낸 DLL 회로에서 분주기의 일례를 나타내는 회로도.
도11은 본 발명의 위상 비교 회로에서 제어 회로의 일례를 나타내는 회로도.
도12는 본 발명에 따른 위상 비교 회로의 다른 실시예를 나타내는 블록 회로도.
도13은 본 발명에 따른 반도체 집적 회로의 일실시예를 나타내는 블록도.
도14는 본 발명에 따른 반도체 집적 회로의 일실시예를 나타내는 블록도.
도15는 본 발명에 따른 반도체 집적 회로에서 지연 회로의 일구성예를 설명하기 위한 도면.
도16은 본 발명에 따른 반도체 집적 회로에서 지연 제어 회로의 일구성예를 설명하기 위한 도면.
도17은 도16의 지연 제어 회로의 동작을 설명하기 위한 타이밍도.
도18은 본 발명에 따른 반도체 집적 회로에서 위상 비교 회로(위상 비교부)의 일구성예를 설명하기 위한 도면.
도19는 도18의 위상 비교 회로의 동작을 설명하기 위한 타이밍도.
도20은 본 발명에 따른 반도체 집적 회로에서 위상 비교 회로(증폭 회로부)의 일구성예를 설명하기 위한 도면.
도21은 도20의 위상 비교 회로에서 JK 플립플롭의 동작을 설명하기 위한 타이밍도.
도22는 도20의 위상 비교 회로에서 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 업시).
도23은 도20의 위상 비교 회로에서 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 유지시).
도24는 도20의 위상 비교 회로에서 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 다운시).
도25는 본 발명에 따른 반도체 집적 회로가 적용되는 일례로서 동기 DRAM의 구성을 나타내는 도면.
도26은 도25의 동기 DRAM의 동작을 설명하기 위한 타이밍도.
도27은 도25의 동기 DRAM의 주요부 구성을 개략적으로 나타내는 블록도.
도28은 본 발명에 따른 반도체 집적 회로에서 출력 회로(데이터 출력 버퍼 회로)의 일구성예를 설명하기 위한 도면.
도29는 본 발명에 따른 반도체 집적 회로에서 더미의 내부 출력 클록 배선(더미 배선)의 일구성예를 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 클록 입력 패드
3: DLL 회로
6: 데이터 출력 패드
7: 더미 부하 용량
21: 입력 회로(클록 버퍼)
22: 더미 입력 회로(클록 버퍼)
30, 306: 분주기
31, 301: 위상 비교 회로(디지탈 위상 비교기)
32, 302, 320: 지연 제어 회로
33: 지연 회로(제1 지연 회로)
34: 더미 지연 회로(제2 지연 회로)
41: 클록 배선(실제 배선)
42: 더미 배선
51: 출력 회로(출력 버퍼)
52: 더미 출력 회로(출력 버퍼)
303, 321: 제1 지연 회로
304, 322: 제2 지연 회로
305: 제3 지연 회로
311, 312: 제어 회로(분주기)
313: 지연 회로
314, 315: 래치 회로(RS 플립플롭)
본 발명의 제1 형태에 의하면, 제1 신호와 제2 신호의 위상을 비교한다.
위상 비교 회로로서, 상기 제1 신호를 제3 신호에 따라 1/n 분주(n은 2 이상의 정수)하는 제1 제어 회로와, 상기 제2 신호를 상기 제3 신호에 따라서 1/n 분주하는 제2 제어 회로와, 상기 제1 제어 회로의 출력 신호 및 상기 제2 제어 회로의 출력 신호의 위상을 비교하는 위상 비교부를 구비하는 것을 특징으로 하는 위상 비교 회로가 제공된다.
또한, 본 발명의 제2 형태에 의하면, 제1 신호를 지연하여 제2 신호를 출력하는 지연 회로와, 상기 지연 회로에 있어서의 지연량을 제어하는 지연 제어 회로와, 상기 제1 신호 및 상기 제2 신호의 위상 비교를 행하여, 상기 지연 제어 회로의 동작을 제어하는 위상 비교 회로를 구비한 반도체 집적 회로로서, 상기 위상 비교 회로는, 상기 제1 신호를 제3 신호에 따라 1/n 분주(n은 2 이상의 정수)하는 제1 제어 회로와, 상기 제2 신호를 상기 제3 신호에 따라서 1/n 분주하는 제2 제어 회로와, 상기 제1 제어 회로의 출력 신호 및 상기 제2 제어 회로의 출력 신호의 위상을 비교하는 위상 비교부를 구비하는 것을 특징으로 하는 반도체 집적 회로가 제공된다.
본 발명의 위상 비교 회로 및 반도체 집적 회로에 의하면, 제1 신호는 제1 제어 회로에 의해 제3 신호에 따라서 1/n 분주되고, 또한, 제2 신호는 제2 제어 회로에 의해 제3 신호에 따라서 1/n분주된다. 그리고, 위상 비교부에 의해, 제1 제어 회로의 출력 신호 및 제2 제어 회로의 출력 신호의 위상 비교가 행해진다. 이 제3 신호가 공급된 제1 및 제2 제어 회로에 의해, 위상 비교부에서 위상 비교가 행해지는 신호가 제어하여 분주되게 된다.
이것에 의해서, 고속의 클록 신호를 사용한 DLL 회로에서도, 각 신호(제1 및 제2 신호)의 위상 비교를 하고 동기를 취하여 회로의 오동작을 없앨 수 있다.
이하, 도면을 참조하여 본 발명에 따른 위상 비교 회로 및 반도체 집적 회로의 실시예를 설명한다.
도5는 본 발명에 따른 위상 비교 회로의 일실시예를 나타내는 블록도이다. 도5에서, 참조 부호 311 및 312는 제어 회로(분주기), 313은 지연부(지연 소자), 그리고, 314 및 315는 래치 회로(RS 플립플롭)를 나타낸다. 여기서, 위상 비교부(310)는 지연부(313) 및 래치 회로(314, 315)를 구비하여 구성되어 있다.
도5에 도시된 바와 같이, 본 실시예의 위상 비교 회로는 DLL 회로 등에 사용되고, 제1 신호 SA와 제2 신호 SB를 위상 비교하는 것이다. 제어 회로(제1 제어 회로)(311)는 제1 신호 SA를 제3 신호 SS에 따라서 1/n 분주(예컨대, 1/4 분주)하는 것이며, 또한, 제어 회로(제2 제어 회로)(312)는 제2 신호 SB를 제3 신호 SS에 따라서 1/n 분주하는 것이다. 여기서, n은 2이상의 정수를 나타내고 있다.
제어 회로(312)의 출력 신호 SB'는 래치 회로(314, 315)로 공급되고, 또한, 제어 회로(311)의 출력 신호 SA'는 래치 회로(314)로 공급되는 동시에, 지연부(313)를 통해 래치 회로(315)로 공급된다.
즉, 본 발명에 따른 실시예의 위상 비교 회로는 신호 SA 및 SB를 각각 제3 신호 SS를 이용한 제어 회로(311, 312)에 의해 같은 타이밍으로 1/n 분주(예컨대, 1/4 분주)하여 신호 SA', SB'로 하고, 이들 분주된 신호 SA', SB'를 2개의 래치 회로(314, 315)를 이용하여 위상을 비교하는 것이다. 또, 분주된 제1 신호(제1 제어 회로(311)의 출력 신호) SA'는 후술하는 도18의 신호 φOut에 대응하며, 분주된 제2 신호(제2 제어 회로(312)의 출력 신호) SB'는 도18의 신호 φext에 대응한다. 래치 회로(제1 RS 플립플롭)(314)는 도18의 플립플롭 회로(421)에 대응하고, 래치 회로(제2 RS 플립플롭)(315)는 도18의 플립플롭 회로(422)에 대응하며, 지연부(313)는 도18의 지연 회로(423)에 대응한다.
여기서, 제어 회로(분주기)(311, 312)는 예컨대, 입력 신호(SA,SB)를 1/4 분주하여, 상기 입력 신호의 시작의 2주기에 대응하는 기간이 고레벨 "H"이고 다음 2주기에 대응하는 기간이 저레벨 "L"이 되는 신호(예컨대, 도4 참조)를 출력하는 것에 한정되지 않고, 상기 입력 신호의 개시의 1주기에 대응하는 기간이 고레벨 "H"이며 다음 3주기에 대응하는 기간이 저레벨 "L"이 되는 신호(예컨대, 도9 참조)를 출력하는 것이어도 된다. 즉, 제1 제어 회로(311)와 제2 제어 회로(312)는 Y와 Z를 양의 정수로 하여, 각 제1 입력 신호 SA와 제2 입력 신호 SB의 Y주기만큼의 기간이 제1 레벨(고레벨 "H")이고, 또한, Z주기만큼의 기간이 제2 레벨(저레벨 "L")이 되는 출력 신호를 각각 생성하도록 되어 있다.
도6은 도5에 도시된 위상 비교 회로에서 위상 비교부(310)의 일례를 나타내는 블록 회로도이다.
도6에 도시된 바와 같이, 위상 비교부(310)의 래치 회로(314, 315)는 각각 2개의 NAND 회로(3141, 3142, 3151, 3152)로 이루어지는 RS 플립플롭으로 구성되어 있다. 그리고, 제1 RS 플립플롭의 리셋 입력에는 제1 제어 회로(311)의 출력 신호 SA'가 공급되고, 또한, 상기 제1 RS 플립플롭(314)의 세트 입력에는 제2 제어 회로(312)의 출력 신호 SB'가 공급되고 있다. 또, 제2 RS 플립플롭(315)의 리셋 입력에는 제1 제어 회로의 출력 신호 SA'가 지연부(313)를 통해 공급되고, 상기 제2 RS 플립플롭(315)의 세트 입력에는 제2 제어 회로의 출력 신호 SB'가 공급된다. 그리고, 제1 RS 플립플롭(314)의 출력 신호 Q1, /Q1와 제2 RS 플립플롭(315)의 출력 신호 Q2, /Q2의 조합에 의해 위상 비교 결과를 판정한다.
여기서, RS 플립플롭(314, 315)에서, 제1 NAND 회로(3141, 3151)의 제1 입력 IN11은 상기 RS 플립플롭의 리셋 입력이 되고, 상기 제1 NAND 회로의 제2 입력 IN12는 제2 NAND 회로(3142, 3152)의 출력 OUT2와 함께 상기 RS 플립플롭의 출력 Q1(Q2)으로 된다. 또한, 제2 NAND 회로의 제1 입력 IN21은 상기 RS 플립플롭의 세트 입력으로 되고, 제2 NAND 회로의 제2 입력 IN22는 제1 NAND 회로의 출력 OUT1과 함께 상기 RS 플립플롭의 반전 출력/Q1(/Q2)으로 된다.
도7은 도6에 나타낸 위상 비교부에서 NAND 회로의 일례를 나타내는 회로도이다
도7에 도시된 바와 같이, 각각의 NAND 회로(3141, 3142, 3151, 3152)는 2개의 P채널 MOS 트랜지스터 P1, P2 및 2개의 N채널 MOS 트랜지스터 N1, N2를 구비하여 구성되어 있다.
제1 P채널 MOS 트랜지스터 P1의 소스는 제1 전원선(고전위 전원선) Vdd에 접속되고, 드레인은 상기 NAND 회로의 출력 OUT에 접속되며, 게이트는 상기 NAND 회로의 제1 입력 IN1에 접속되어 있다. 제2 P채널 MOS 트랜지스터 P2의 소스는 제1 전원선 Vdd에 접속되고, 드레인은 상기 NAND 회로의 출력 OUT에 접속되며, 게이트는 상기 NAND 회로의 제2 입력 IN2에 접속되어 있다.
또, 제1 N채널 MOS 트랜지스터 N1의 소스는 제2 N채널 MOS 트랜지스터 N2의 드레인에 접속되고, 드레인은 상기 NAND 회로의 출력 OUT에 접속되며, 게이트는 상기 NAND 회로의 제1 입력 IN1에 접속되어 있다. 또한, 제2 N채널 MOS 트랜지스터 N2의 소스는 제2 전원선(저전위 전원선) Vss에 접속되고, 게이트는 상기 NAND 회로의 제2 입력 IN2에 접속되어 있다. 여기서, 각 트랜지스터 P1, P2, N1, N2는 MOS(MIS) 트랜지스터에 한정되지 않는다. 또한, 위상 비교부(310)의 구성도 위에서 설명한 것에 한정되지 않고 여러가지 구성을 취할 수 있다.
도6과 도7에 도시된 바와 같이, 위상 비교부(310)의 래치 회로(RS 플립플롭)(314, 315)에서 각 세트 입력, 리셋 입력 등의 구성을 규정함으로써, 입력 신호(신호 SA' 및 SB')의 변화에 대한 출력 신호(Q1, /Q1, Q2, /Q2)의 응답 격차를 줄여서 정확한 위상 비교를 행할 수 있다. 즉, NAND 회로에서 2개의 입력은 완전 대칭 구성으로는 되어 있지 않기 때문에, 각 입력(IN1, IN2)에 공급하는 신호를 규정해 두지 않으면, 미묘한 동작의 어긋남이 생기게 되기 때문이다.
도8은 본 발명에 따른 위상 비교 회로를 적용한 DLL 회로의 일례를 나타내는 블록도이다. 도8에서, 참조 부호 301은 위상 비교 회로, 306은 분주기, 320은 지연 제어 회로, 321은 제1 지연 회로, 322는 제2 지연 회로를 나타낸다. 여기서, 제1 지연 회로(321)의 출력은 제2 지연 회로(322)의 입력으로서 공급되고, 상기 제2 지연 회로(322)의 출력 신호(SB)와 입력 신호 IN(SA)과의 동기를 취함으로써, 제1 지연 회로(321)의 출력 신호(SC)는 입력 신호 IN에 대하여 180°만큼 위상이 지연된다.
본 발명의 위상 비교 회로를 적용하는 경우, 제3 신호 SS에 요구되는 적합한 조건을 도9를 참조하여 이하에 검토한다.
도9는 도8에 도시된 DLL 회로에서 위상 비교 회로의 동작을 설명하기 위한 파형도이다. 도9에서, 참조 부호 T는 입력 신호 SA(IN)의 1주기를 나타내고 있다.
도9에 도시된 바와 같이, 제3 신호 SS는 입력 신호 SA와, 상기 신호 SA가 제1 지연 회로(321), 제2 지연 회로(322)를 통해 1주기분의 시간(T)만큼 지연시키려고 하는 신호(SB)와의 지연(τ)을 1/N로 한 만큼, 즉, 신호(SA)를 τ/N만큼 비켜 놓은 신호를, 예컨대, 1/4 분주함으로써 얻을 수 있다. 여기서, 분주기(306)의 출력 신호(제3 신호) SS는 입력 신호(SA)의 개시의 1주기에 대응하는 기간이 고레벨 "H"이고 다음 3주기에 대응하는 기간이 저레벨 "L"의 신호로 되어 있다. 그리고, 제3 신호(SS)가 고레벨 "H"로 되어 있는 기간에서, 위상 비교 회로(301)로 공급되는 신호SA 및 SB의 상승 엣지를 검출한다.
신호 SA의 상승 엣지(도9 중, 흰 동그라미)를 검출할 수 있는 조건은,
τ/N＜T …… (1) 이고,
신호 SB의 상승 엣지(도9 중, 검은 동그라미)를 검출할 수 있는 조건은,
(1-1/N)τ＜T …… (2) 이다.
따라서, 위의 식 (1) 및 식 (2)로부터, 신호 SA 및 SB 모두의 어긋남을 가장 넓은 범위에서 검출할 수 있는 N의 값은,
N=2 (위상을 180°비켜 놓은 경우)가 되고, 이 때,
τ＜2T
이면, 제3 신호 SS에 의해, 신호 SA 및 SB를 각각 같은 타이밍으로 분주하여 신호 SA' 및 SB'를 생성할 수 있다.
이와 같이, 본 발명의 위상 비교 회로를, 예컨대, 도8에 도시된 DLL 회로에 적용하는 경우, 제3 신호 SS로서는 신호 SA와, 상기 신호 SA가 제1 지연 회로(321), 제2 지연 회로(322)를 통해 1주기 지연시키려고 하는 신호 SB와의 지연(τ)을 1/2로 한 신호(신호 SA를 180°비켜 놓은 신호) SC를 1/n 분주한 것이 바람직하다. 즉, 180°만큼 지연한 신호를 생성하는 DLL 회로를 예로 든 경우, 그 어긋남을 τ/N(임의)으로 했을 때, 180°만큼 지연한 신호가 제3 신호로서 가장 적합한 것임을 알 수 있다.
도8에 도시된 DLL 회로(반도체 집적 회로)에서는 이 제3 신호 SS를 사용하여, 입력 신호 IN(신호 SA)과 제2 지연 회로(322)의 출력 신호(신호 SB)와의 분주 및 위상 비교를 위상 비교 회로(301)에서 행하게 된다. 또, 위상 비교 회로(301)는 예컨대, 전술한 도5에 나타낸 구성으로 되어 있다.
도10은 도8에 도시된 DLL 회로에서 분주기(306)의 일례를 나타내는 회로도이다. 도10에 도시된 바와 같이, 분주기(306)는 복수의 부정 논리곱 게이트 및 인버터로 이루어지는 2단의 카운터(361, 362)에 의해 구성되어 있다.
분주기(306)는 입력 in에 대하여 공급된, 신호 SA를 180° 비켜 놓은 신호 SC를 취하여, 출력 0ut으로부터 도9에 나타낸 바와 같은 제3 신호 SS를 출력하는 것이다. 또, 분주기(306)는 복수의 부정 논리곱 게이트 및 인버터로 이루어지는 2단의 카운터로 구성하는 것에 한정되지 않고, 여러가지 논리 게이트의 조합으로 구성할 수 있는 것은 물론이다.
도11은 본 발명의 위상 비교 회로에서 제어 회로의 일례를 나타내는 회로도이다. 도11에 도시된 바와 같이, 제어 회로(311, 312)는 신호 SA(SB) 및 제3 신호 SS를 입력으로 하고, 상기 제3 신호 SS에 의해 분주(1/4분주)된 신호 SA'(SB')를 출력하는 것으로, 복수의 NAND 회로(331∼338) 및 인버터(341∼345)를 구비하여 구성되어 있다. 입력 신호 SA는 인버터(342)를 통해 NAND 회로(331, 332)의 한쪽의 입력에 공급되는 동시에, 인버터(343∼345)로 구성된 지연부(340)를 통해 3입력 NAND 회로(335, 336)의 제1 입력에 공급되어 있다. 또, NAND 회로(332)의 다른쪽 입력에는 제3 신호 SS가 공급되며, NAND 회로(331)의 다른쪽 입력에는 인버터(341)를 통해 제3 신호 SS가 공급된다. 또한, 3 입력 NAND 회로(335, 336)의 제2 입력에는 입력 신호 SA가 직접 공급된다.
NAND 회로(331, 332)의 출력은 NAND 회로(333, 334)로 구성되는 제1 래치 회로(330)에 유지되고, 상기 제1 래치 회로(330)의 출력은 각각 3 입력 NAND 회로(335, 336)의 제3 입력에 공급되며, 입력 신호 SA가 저레벨 "L"로부터 고레벨 "H"로 상승하고, 지연부(340)에서 지연된 신호가 고레벨 "H"를 유지하고 있는 타이밍으로, 제1 래치 회로(330)의 출력을 NAND 회로(337, 338)로 구성되는 제2 래치 회로(339)로 전송하도록 되어 있다. 이것에 의해, 입력 신호 SA(SB)로부터 제3 신호 SS를 사용하여, 분주된 신호 SA'(SB')를 얻을 수 있다.
즉, 입력 신호 SA(SB)를 인버터(342)로 반전한 신호를 트리거로서, 제1 래치 회로(330)에 제3 신호 SS를 저장하고, 상기 제1 래치 회로(330)에 유지된 상보적 신호를, 각각 입력 신호 SA(SB)를 트리거로서 제2 래치 회로(339)에 저장하여, 그 데이터를 출력하도록 되어 있다.
도12는 본 발명에 따른 위상 비교 회로의 다른 실시예를 나타내는 블록 회로도이다
도12와 도5 및 도6를 비교함으로써 분명한 바와 같이, 본 실시예의 위상 비교 회로는 제어 회로(311, 312), 지연부(313) 및 래치 회로(314, 315) 외에, NAND 회로(350∼355)가 설치되고, 입력 IN01 및 IN02에 공급되는 신호 SA 및 SB 중 하나를 선택하여 출력하도록 되어 있다. 여기서, 제3 신호 SS로서는, 예컨대, 후술하는 바와 같은 입력 신호 SA에 대하여 120°만큼 위상이 지연된 신호를 사용하고, 신호 SA로는 상기 120°만큼 위상이 지연된 신호를 사용하며, 신호 SB로서 입력 회로(21)의 출력 신호(DLL 회로에 의한 위상 제어를 행하기 전의 신호)를 사용할 수 있다. 여기서, 지연부(313)는 종렬 접속된 인버터(371∼373), 용량성 부하(375, 376) 및 NOR 회로(374)에 의해 구성되고, 상기 지연부(313)에 의해 생성된 소정의 펄스폭을 갖는 신호에 의해 래치 회로(314)에 유지된 데이터(상보 출력)가 래치 회로(315)로 전달되며, 그리고, 상기 래치 회로(315)의 출력에 의해 선택된 한쪽의 NAND 회로(353, 354) 및 NAND 회로(355)를 통해 신호 SA 또는 SB가 출력된다.
도13 및 도14는 본 발명에 따른 반도체 집적 회로의 일실시예를 나타내는 블록도이다. 도13과 도14에서, 참조부호 1은 클록 입력 패드, 21은 입력 회로(클록 버퍼), 22는 더미 입력 회로(클록 버퍼), 300 및 3은 제1 및 제2 DLL 회로를 나타낸다. 또한, 참조부호 41은 클록 배선(실제 배선), 42는 더미 배선, 51은 출력 회로(출력 버퍼: 대상 회로), 52는 더미 출력 회로(출력 버퍼), 6은 데이터 출력 패드, 7은 더미 부하 용량을 나타내고 있다. 여기서, 본 발명의 위상 비교 회로가 적용되는 DLL 회로는 제1 DLL 회로(300)이다.
도13에 도시된 바와 같이, DLL 회로(300)는 위상 비교 회로(301), 지연 제어 회로(302), 제1 지연 회로(303), 제2 지연 회로(304), 제3 지연 회로(305) 및 분주기(306)를 구비하여 구성되어 있다. 여기서, 제1 지연 회로(303)의 출력 SD는 제2 지연 회로(304)의 입력으로서 공급되고, 상기 제2 지연 회로(304)의 출력은 제3 지연 회로(305)의 입력으로서 공급되며, 상기 제3 지연 회로(305)의 출력 신호 SB와 입력 신호SA(신호 S1: 입력 회로(21)를 통해 공급되는 외부 클록 CLK)와의 동기를 취함으로써, 제1 지연 회로(303)의 출력 신호 SD는 입력 신호 SA에 대하여 120°만큼 위상이 지연된 것으로 된다.
즉, 제1 지연 회로(303)의 출력 SD는 입력 신호 SA(S1)에 대해 위상이 120°지연된 신호가 되고, 제2 지연 회로(304)의 출력은 입력 신호 SA에 대하여 위상이 240°지연된 신호가 되며, 그리고 제3 지연 회로(305)의 출력 SB는 입력 신호 SA에 대하여 위상이 360°지연된 신호(입력 신호 SA와 같은 타이밍의 신호)가 된다.
분주기(306)에는 제1 지연 회로(303)의 출력 신호 SD가 공급되고, 상기 분주기(306)의 출력 신호는 제3 신호 SS로서 위상 비교 회로(301)로 공급되는 동시에, 출력 선택 회로(401)로 공급된다. 여기서, 위상 비교 회로(301)는 전술한 도5와 동일한 구성을 가지고 있다. 또한, 지연 제어 회로(302)는 위상 비교 회로(301)의 출력(위상 비교 결과)에 따라서, 제1, 제2 및 제3 지연 회로(303, 304, 305)에 대하여 동일한 지연량을 부여하도록, 각 지연 회로를 제어한다.
도14에 도시된 바와 같이, DLL 회로(3)는 분주기(30), 위상 비교 회로(31), 지연 제어 회로(32), 지연 회로(33) 및 더미 지연 회로(34)를 구비하여 구성되어 있다. 분주기(30)에는 입력 회로(21)를 통해 외부 클록 CLK(신호 S1= 제1 제어 신호)가 공급되고, 상기 외부 클록 CLK를 분주한 신호를 출력하도록 되어 있다. 즉, 분주기(30)는 제1 출력 신호(신호 S2)를 더미 지연 회로(34)로 출력하는 동시에, 제2 출력 신호(신호 S3)를 위상 비교 회로(31)의 제1 입력으로 출력한다. 위상 비교 회로(31)의 제2 입력에는 분주기(30)의 제1 출력 신호(신호 S2)가, 더미 지연 회로(34), 더미 배선(42), 더미 출력 선택 회로(402), 더미 출력 회로(52) 및 더미 입력 회로(22)를 통해 공급(신호 S0)되고, 상기 위상 비교 회로(31)는 이들 신호 S3와 신호 S0의 위상 비교를 행하여 지연 제어 회로(32)를 제어한다. 또, 지연 회로(33)의 출력 신호(제2 제어 신호)는 DLL 회로(3)의 출력 신호로서 클록 배선(실제 배선)(41)을 통해 출력 회로(대상 회로)(51)에 공급된다.
지연 제어 회로(32)는 위상 비교 회로(31)의 출력에 따라서, 지연 회로(33) 및 더미 지연 회로(34)에 대하여 같은 지연량을 부여하도록 각 지연 회로를 제어한다. 따라서, 출력 회로(51)의 클록 신호(내부 클록 신호)는 입력 회로(21), 지연 회로(33), 실제 배선(41), 출력 선택 회로(401) 및 출력 회로(51)에 의한 지연이 외관상 존재하지 않는 타이밍으로 공급된다.
출력 선택 회로(401)는 제1 DDL 회로(300)의 분주기(306)의 출력 신호(제3 신호) SS에 따라서, 입력 회로(21)의 출력 신호 S1(제2 DLL 회로(3)에 의한 지연 제어가 되기 전의 신호 SA)과, 상기 제2 DLL 회로(3)에 의한 지연 제어가 된 신호(지연 회로(33)의 출력 신호) 중 하나를 선택하여 각 출력 회로(51)로 공급한다. 이 출력 선택 회로(401)는 각 신호의 조건에 따라, 지연 회로(33)의 출력 신호를 사용하는 것 보다도, 지연 제어를 행하기 전의 입력 회로(21)의 출력 신호 S1 그 자체를 사용하는 쪽이 바람직한 경우가 있을 수 있기 때문이다.
도15는 본 발명의 반도체 집적 회로에서 지연 회로(33, 34, 303, 304, 305 ; 321, 322)의 일구성예를 설명하기 위한 도면으로, 도15(a)는 1비트분의 지연 회로의 구성을 나타내고, 도15(b)는 상기 1비트분의 지연 회로의 동작의 타임차트를 나타내며, 도15(c)는 1비트분의 지연 회로를 복수단 접속했을 때의 구성과 동작 설명을 나타내는 것이다.
도15(a)에 도시된 바와 같이, 1비트분의 지연 회로는 2개의 NAND 게이트(401, 402) 및 인버터(403)를 구비하여 구성된다. 이 1비트분의 지연 회로의 동작을 도15(b)를 참조하여 설명하면, 입력 φE는 활성화 신호(인에이블 신호)이고, 고레벨 "H"일 때에 지연 회로가 동작한다. 도15(b)에서는 인에이블 신호 φE가 고레벨 "H"가 되어 신호의 액세스가 가능하게 된 상태가 도시되어 있다. 도15(b)에서, IN은 1비트분의 지연 회로로 입력되는 입력 신호를 나타내고, φN은 복수단 접속된 지연 회로 중 인접하는 우측의 지연 회로로부터 나온 신호, OUT는 1비트분의 지연 회로의 출력 신호, 그리고, 4a-1 및 4a-2는 도15(a)의 회로에서 대응하는 노드의 파형을 나타낸다. 따라서, OUT는 좌측에 인접하는 1비트분의 지연 회로의 신호 φN에 대응한다.
신호 φN이 저레벨 "L"일 때에는 출력 신호 OUT는 항상 저레벨 "L"이 되고, 신호 φN이 고레벨 "H"이고 신호 φE가 저레벨 "L"일 때에는 출력 신호 OUT는 고레벨 "H"가 된다. 신호 φN이 고레벨 "H"이고 신호 φE가 고레벨 "H"일 때에, 입력 신호 IN이 저레벨 "L"이면 출력 신호 OUT는 고레벨 "H"가 되고, IN이 고레벨 "H"이면 저레벨 "L"이 된다.
도15(a)의 회로에 의하면, 인에이블 신호 φE가 고레벨 "H"의 상태에서 입력 신호 IN이 상승하면, 그 입력 신호는 화살표의 경로로 전파되지만, 인에이블 신호 φE가 저레벨 "L"의 상태에서는 입력 신호 IN이 출력 OUT에 화살표의 경로로 전파되지 않도록 되어 있다.
도15(c)는 도15(a)에 도시된 1비트분의 지연 회로를 복수단 캐스케이드 접속한 예로서, 실제의 지연 회로에 상당한다. 여기서, 도15(c)에서는 3단밖에 나타나 있지 않지만, 실제로는 다수단 접속되어 있다. 또한, 인에이블 신호 φE의 신호선은 회로 요소마다, φE-1, φE-2, φE-3과 같이 복수개 있고, 이들 신호는 지연 제어 회로(32, 302, 320)에 의해 제어된다.
도15(c)에서는 중앙의 1비트분의 지연 회로가 활성화되어 있고, 인에이블 신호 φE-2가 고레벨 "H"로 되어 있다. 이 경우, 입력 신호 IN이 저레벨 "L"에서 고레벨 "H"로 변화하면, 좌단의 1비트분의 지연 회로와 우단의 1비트분의 지연 회로의 인에이블 신호 φE-1 및 φE-3은 저레벨 "L" 이기 때문에, 굵은선과 같이 입력 신호 IN은 NAND 게이트 401-1 및 401-3에서 멈추게 된다.
한편, 활성화되어 있는 중앙의 1비트분의 지연 회로의 인에이블 신호 φE-2는 고레벨 "H" 레벨이기 때문에, 입력 신호 IN은 NAND 게이트 401-2를 통과한다. 우측의 1비트분의 지연 회로의 출력 신호 OUT는 고레벨 "H"이기 때문에, 입력 신호 IN은 NAND 게이트 402-2도 통과하여, 출력 신호 OUT로서 저레벨 "L"의 신호가 전달된다. 이와 같이, 우측의 출력 신호 OUT, 즉, 인에이블 신호 φN이 저레벨 "L"일 때에는 출력 신호 OUT는 항상 저레벨 "L"이 되므로, 이 저레벨 "L"의 신호가 좌측의 1비트분의 지연 회로의 NAND 게이트 및 인버터에 순차적으로 전달되며, 최종적인 출력 신호로 얻어진다.
이와 같이, 활성화된 1비트분의 지연 회로를 통해, 입력 신호 IN은 되풀이 되도록 신호전달되어, 최종적인 출력 신호가 된다. 즉, 어떤 부분의 인에이블 신호 φE를 고레벨 "H"로 할 것인가에 따라, 지연량을 제어할 수 있다. 1비트분의 지연량은 NAND 게이트와 인버터의 합계의 신호 전파 시간으로 결정되며, 이 시간이 DLL 회로의 지연 단위 시간이 되고, 전체 지연 시간은 1비트분의 지연량에 통과하는 단수를 곱한 양이 된다.
도16은 본 발명의 반도체 집적 회로에서 지연 제어 회로의 일구성예를 설명하기 위한 도면이다.
도16에 도시된 바와 같이, 지연 제어 회로도 점선으로 둘러싼 1비트분의 지연 제어 회로 430-2를 지연 회로의 단수만큼 접속한 구성으로 되어 있고, 각 단의 출력이 지연 회로의 각 단의 인에이블 신호 φE가 된다.
구체적으로 설명하면, 1비트분의 지연 제어 회로 430-2는 NAND 게이트 432-2와, 인버터 433-2로 구성되는 플립플롭의 양단에 각각 직렬로 접속된 트랜지스터 435-2, 437-2, 438-2, 439-2 및 NOR 게이트 431-2를 가지고 있다. 트랜지스터 438-2의 게이트는 전단의 1비트분 지연 제어 회로의 노드 5a-2에, 트랜지스터 439-2의 게이트는 후단의 1비트분의 지연 제어 회로의 노드 5a-5에 접속되고, 전단과 후단의 신호를 받도록 되어 있다. 한편, 직렬접속되어 있는 다른쪽 트랜지스터에는 카운트 업할 때의 세트 신호 φSE 및 φSO와, 카운트 다운할 때의 리셋 신호 φRE 및 φRO가 1비트마다의 회로에 접속되어 있다.
도16에 도시된 바와 같이, 중앙의 1비트분의 지연 제어 회로 430-2에서는 트랜지스터 435-2의 게이트에 세트 신호 φSO가 공급되고, 트랜지스터 437-2에 리셋 신호 φRO가 공급되며, 또한, 지연 제어 회로 430-2의 전단 및 후단의 양측의 회로의 각 대응하는 트랜지스터의 게이트에는 각각 세트 신호 φSE 및 리셋 신호 φRE가 공급되어 있다. 또한, NOR 게이트 431-2에는 좌측의(전단의) 회로의 노드 5a-1과 회로 430-2의 노드 5a-4의 신호가 입력되는 구성으로 되어 있다. 또, φR는 지연 제어 회로를 리셋하는 신호이고, 전원 투입후에 일시적으로 저레벨 "L"레벨이 되며, 그 후는 고레벨 "H"에 고정된다.
도17은 도16의 지연 제어 회로의 동작을 설명하기 위한 타이밍도이다. 도17에 도시된 바와 같이, 우선, 리셋 신호 φR가 일시적으로 저레벨 "L"이 되고, 노드 5a-1, 5a-3, 5a-5가 고레벨 "H", 또한, 5a-2, 5a-4, 5a-6이 저레벨 "L"로 리셋된다. 그리고, 카운트 업할 때에는 카운트 업 신호(세트 신호) φSE 및 φSO가 교대로 고레벨 "H"와 저레벨 "L"을 반복한다.
세트 신호 φSE가 저레벨 "L"로부터 고레벨 "H"가 되면, 노드 5a-1은 접지되어 저레벨 "L"이 되고, 노드 5a-2는 고레벨 "H"로 변화한다. 노드 5a-2가 고레벨 "H"로 변화한 것을 받아, 출력 신호(인에이블 신호) φE-1은 고레벨 "H"에서 저레벨 "L"로 변화하는 이 상태는 플립플롭으로 래치되므로, 세트 신호 φSE가 저레벨 "L"로 되돌아 갔다고 해도, 인에이블 신호 φE-1은 저레벨 "L"의 상태이다. 그리고, 노드 5a-1이 저레벨 "L"로 변화한 것을 받아, 인에이블 신호(출력 신호) φE-2가 저레벨 "L"에서 고레벨 "H"로 변화한다. 노드 5a-2가 고레벨 "H"로 변화하였으므로 트랜지스터 438-2는 온상태가 되고, 세트 신호 φSO가 저레벨 "L"에서 고레벨 "H"가 되면, 노드 5a-3은 접지되어 저레벨 "L"로, 노드 5a-4는 고레벨 "H"로 변화한다. 또, 노드 5a-4가 고레벨 "H"로 변화한 것을 받아, 인에이블 신호 φE-2는 고레벨 "H"에서 저레벨 "L"로 변화한다. 이 상태는 플립플롭에 래치되므로, 세트 신호 φSO가 저레벨 "L"로 되돌렸다고 해도, 인에이블 신호 φE-2는 저레벨 "L"의 상태이다.
그리고, 노드 5a-3이 저레벨 "L"로 변화한 것을 받아, 인에이블 신호 φE-3이 저레벨 "L"에서 고레벨 "H"로 변화한다. 도17에서는 세트 신호 φSE 및 φSO가 1펄스씩 생길 뿐이지만, 지연 제어 회로가 몇단이나 접속되어 있고, 세트 신호 φSE 및 φSO가 교대로 고레벨 "H"와 저레벨 "L"을 반복하면, 출력 신호(인에이블 신호) φE가 고레벨 "H"가 되는 단의 위치가 순차적으로 우측으로 시프트한다. 따라서, 위상 비교 회로(31)의 비교 결과에 의해 지연량을 증가시킬 필요가 있는 경우에는 교대로 세트 신호 φSE 및 φSO의 펄스를 입력하면 된다.
카운트 업 신호(세트 신호) φSE 및 φSO와, 카운트 다운 신호(리셋 신호) φRE 및 φRO가 출력되지 않는 상태, 즉 저레벨 "L"인 상태가 유지되면, 인에이블 신호 φE는 고레벨 "H"가 되는 단의 위치는 고정된다. 따라서, 위상 비교 회로(31)의 비교 결과에 의해 지연량을 유지할 필요가 있는 경우에는 신호 φSE, φSO, φRE 및 φRO의 펄스를 입력하지 않도록 한다.
카운트 다운할 때에는 리셋 신호 φRE 및 φRO의 펄스를 교대로 입력하면, 카운트 업시와는 반대로 출력 φE가 고레벨 "H"가 되는 단의 위치가 순차적으로 좌측으로 시프트한다.
이상 설명한 바와 같이, 도16에 도시된 지연 제어 회로에서는, 펄스를 입력함으로써, 인에이블 신호 φE가 고레벨 "H"가 되는 단의 위치를 1개씩 이동시키는 것이 가능하고, 이들 인에이블 신호 φE로 도15(c)에 도시된 지연 회로를 제어하면 지연량을 1단위씩 제어할 수 있다.
도18은 본 발명의 반도체 집적 회로의 위상 비교 회로(위상 비교부(310))의 일구성예를 설명하기 위한 도면이고, 도19는 도18의 위상 비교 회로의 동작을 설명하기 위한 타이밍도이다.
위상 비교 회로(31, 301)는 도18에 도시된 위상 비교부와 후술하는 도20에 도시된 증폭 회로부의 2개의 회로 부분으로 구성되어 있다.
도18에 있어서, 참조부호 φout 및 φext는 이 위상 비교 회로에서 비교하는 출력 신호와 외부 클록 신호를 나타내고, 신호 φext를 기준으로서 신호 φout의 위상이 판정되며, 또한, φa∼φE는 증폭 회로에 접속되는 출력 신호를 나타내고 있다. 또, 본 발명이 적용되는 도8 및 도13의 제1 DLL 회로(300)의 위상 비교 회로(301)에서는 전술한 도5에 도시된 바와 같이, 출력 신호 φout는 제어 회로(311)의 출력 신호 SA'에 대응하며, 외부 클록 신호 φext는 제어 회로(312)의 출력 신호 SB'에 대응하게 된다. 즉, 위상 비교 회로(301)에서는 도5에 도시된 바와 같이, 제1 입력 신호 SA(φout) 및 제3 신호 SS가 공급된 제1 제어 회로(311) 및 제2 입력 신호 SB(φExt) 및 제3 신호 SS가 공급된 제2 제어 회로(312)가 추가로 설치된다. 여기서, 도18의 플립플롭 회로(421)는 도5의 래치 회로(314)에 대응하고, 도18의 플립플롭 회로(422)는 도5의 래치 회로(315)에 대응하며, 그리고, 도18의 지연 회로(423)는 도5의 지연부(313)에 대응하는 것은 전술한 바와 같다.
도18에 도시된 바와 같이, 위상 비교 회로(31, 301)의 위상 비교부는 2개의 NAND 게이트로 구성된 플립플롭 회로(421, 422), 그 상태를 래치하는 래치 회로(425, 426), 래치 회로의 활성화 신호를 생성하는 회로(424) 및 외부 클록 신호 φext의 위상 허용치를 수득하는 1지연분의 지연 회로(423)를 구비하여 구성된다.
도19(a)는 비교 대상 신호 φout가 비교 기준 신호 φext보다도 위상이 앞서고 있는 경우, 즉, 신호 φout가 신호 φext보다 먼저 저레벨 "L"에서 고레벨 "H"가 되는 경우를 나타내고 있다. 신호 φout와 신호 φext가 모두 저레벨 "L"일 때에는 플립플롭 회로(421, 422)의 노드 6a-2, 6a-3, 6a-4, 6a-5는 모두 고레벨 "H"로 되된다.
신호 φout가 저레벨 "L"에서 고레벨 "H"로 변화하면, 노드 6a-2 및 6a-4는 모두 고레벨 "H"에서 저레벨 "L"로 변화한다. 그 후, 신호 φext가 저레벨 "L"에서 고레벨 "H"로 되고, 1지연분 지연되어 노드 6a-1이 저레벨 "L"에서 고레벨 "H"로 되지만, 플립플롭의 양단의 전위는 이미 확정하고 있으므로, 아무런 변화도 생기지 않는다. 결국, 노드 6a-2는 저레벨" L", 노드 6a-3은 고레벨 "H", 노드 6a-4는 저레벨 "L", 노드 6a-5는 고레벨 "H"를 유지한다.
한편, 신호 φext가 저레벨 "L"에서 고레벨 "H"로 변화함에 따라, 회로(424)의 출력 신호 φa는 고레벨 "H"에서 저레벨 "L"로 변화하고, 노드 6a-6에는 일시적으로 고레벨 "H"이 되는 펄스가 인가되는 이 노드6a-6은 래치 회로(425, 426)의 NAND 게이트의 입력으로 되어 있으므로, 상기 NAND 게이트가 일시적으로 활성화되어, 플립플롭 회로(421, 422)의 양단의 전위 상태를 래치 회로(425, 426)에 입력하게 된다. 최종적으로는, 출력 신호 φb가 고레벨 "H", 출력 신호 φc가 저레벨 "L", 출력 신호 φd가 고레벨 "H", 그리고, 출력 신호 φe가 저레벨 "L"이 된다.
다음에, 도19(b)는 비교 대상 신호 φout와 비교 기준 신호 φext의 위상이 거의 동일하고, 신호 φout가 신호 φext와 거의 동시에 저레벨 "L"에서 고레벨 "H"가 되는 경우를 나타내고 있다. 신호 φout의 상승 시점과 노드 6a-1의 상승 시점과의 시간차내에, 신호 φout가 저레벨 "L"에서 고레벨 "H"로 변화했을 때, 우선, 신호 φext가 저레벨 "L"에서 고레벨 "H"가 됨으로써 플립플롭(421)의 노드 6a-3이 고레벨 "H"에서 저레벨 "L"로 변화한다. 플립플롭(422)에서는 노드 6a-1이 저레벨 "L"의 상태이므로, 반대로, 노드 6a-4가 고레벨 "H"에서 저레벨 "L"로 변화한다. 그 후, 노드 6a-1이 저레벨 "L"에서 고레벨 "H"로 변화하지만, 플립플롭(422)의 상태는 이미 정해져 있으므로, 아무런 변화도 생기지 않는다. 그 후, 노드 6a-6이 일시적으로 고레벨 "H"이 되므로, 래치 회로에는 이 상태가 기억되고, 결국, 출력 신호 φb가 저레벨 "L", 출력 신호 φc가 고레벨 "H", 출력 신호 φd가 고레벨 "H", 출력 신호 φe가 저레벨 "L"이 된다.
또, 도19(c)는 비교 대상 신호 φout가 비교 기준 신호 φext보다도 위상이 지연되고 있고, φout가 φext보다 후에 저레벨 "L"에서 고레벨 "H"가 되는 경우를 나타내고 있다. 이 경우는 φext에 의해서 2개의 플립플롭 회로(421, 422)에 변화가 생겨, 6a-3과 6a-5가 고레벨 "H"에서 저레벨 "L"로 변화한다. 최종적으로는, φb가 저레벨 "L", φc가 고레벨 "H", φd가 저레벨 "L", φE가 고레벨 "H"로 된다.
이와 같이, 신호(비교 기준 신호) φext의 상승 시간을 기준으로 하여, 신호(비교 대상 신호) φout의 상승 시간이 그 이전에 고레벨 "H"가 되었는지, 거의 동시이었는지, 혹은, 지연되어 고레벨 "H"가 되었는를 검출하는 것이 가능하게 된다. 이들 검출 결과를 출력 신호 φb, φc, φd, 및, φe의 값으로서 래치해 두고, 그 값에 기초하여 지연 제어 회로를 카운트 업할지, 카운트 다운할지를 정하게 된다.
도20은 본 발명의 반도체 집적 회로에서 위상 비교 회로(증폭 회로부)의 일구성예를 설명하기 위한 도면이고, 도21은 도20의 위상 비교 회로에서 JK 플립플롭의 동작을 설명하기 위한 타이밍도이다.
도20에 도시된 바와 같이, 위상 비교 회로(31)의 증폭 회로부는 JK 플립플롭(427)과, NAND 게이트 및 인버터로 구성되는 증폭부(428)의 2개의 부분을 구비하여 구성되어 있다. JK 플립플롭(427)에는 도18의 위상 비교부로부터의 출력 신호 φa가 입력되고, 신호 φa가 저레벨 "L"인지 고레벨 "H"인지에 따라서 노드 7a-9 및 7a-11의 전위가 교대로 저레벨 "L"과 고레벨 "H"를 반복하는 구성으로 되어 있다. 증폭부(428)는 JK 플립플롭(427)의 출력 신호와, 신호 φb 및 φd의 신호를 받아 증폭하여 출력한다.
우선, JK 플립플롭(427)의 동작을 도21의 타이밍차트를 참조하여 설명한다. 시간 T1에서, 신호 φa가 고레벨 "H"에서 저레벨 "L"로 변화하면, 노드 7a-1 및 7a-10이 저레벨 "L"에서 고레벨 "H"로 변화한다. 한편, 노드 7a-1의 변화에 따라서, 노드 7a-5, 7a-6 및 7a-7이 변화하지만, 신호 φa가 저레벨 "L"이기 때문에, 노드 7a-8은 변화하지 않는다. 결국, 출력(노드) 7a-9는 변화하지 않고, 출력 7a-11만이 저레벨 "L"에서 고레벨 "H"가 된다. 다음에, 시간 T2가 되어, φa가 저레벨 "L"에서 고레벨 "H"로 변화하면, 시간 T1에서의 움직임과 반대로 노드 7a-8은 고레벨 "H"에서 저레벨 "L"로, 7a-10은 7a-7이 변화하지 않으므로 변화하지 않고, 출력 7a-9는 저레벨 "L"에서 고레벨 "H"로 변화하며, 출력 7a-11은 변화하지 않는다. 이와 같이, JK 플립플롭 회로(427)는 신호 φa의 움직임에 따라서 출력 7a-9 및 7a-11이 교대로 고레벨 "H"와 저레벨 "L"을 반복하는 움직임을 행한다.
도22는 도20의 위상 비교 회로에서 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 업시)이고, 도23은 도20의 위상 비교 회로에서 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 유지시)이고, 그리고, 도24는 도20의 위상 비교 회로에서 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 다운시)이다. 다음에, 증폭부(428)의 동작을 도22∼도24를 참조하여 설명한다.
도22는 비교 기준 신호 φext의 상승에 대하여, 비교 대상 신호 φout가 미리 저레벨 "L"에서 고레벨 "H"가 되는 경우를 나타내고 있다. 이 경우의 위상 비교부로부터의 입력 신호는 신호 φb가 고레벨 "H", 신호 φc가 저레벨 "L", 신호 φd가 고레벨 "H", 신호 φe가 저레벨 "L"이다. 결국, 노드 7a-12가 고레벨 "H"가 되고, 노드 7a-13이 저레벨 "L"로 고정되며, 세트 신호 φSO 및 φSE는 JK 플립플롭의 상태에 따라서 변화하지만, 리셋 신호 φRO 및 φRE는 7a-13이 저레벨 "L"이기 때문에 변화하지 않는다.
도23은 비교 대상 신호 φout가 비교 기준 신호 φext와 거의 동시에 저레벨 "L"에서 고레벨 "H"가 되는 경우를 나타내고 있다. 이 경우의 위상 비교부로부터의 입력 신호는 신호 φb가 저레벨 "L", 신호 φc가 고레벨 "H", 신호 φd가 고레벨 "H", 그리고, 신호 φe가 저레벨 "L"이다. 결국, 노드 7a-12 및 7a-13이 저레벨 "L"로 고정되고, 리셋 신호 φSO 및 φSE는 JK 플립플롭의 출력이 증폭부에 영향을 미치는 일은 없으며, 신호 φSO, φSE, φRO 및 φRE는 저레벨 "L"로 고정된 상태가 된다.
도24는 비교 대상 신호 φout가 비교 기준 신호 φext의 상승에 대하여 지연되어 저레벨 "L"에서 고레벨 "H"이 되는 경우를 나타내고 있다. 이 경우의 위상 비교부로부터의 입력 신호는 신호 φb가 저레벨 "L", 신호 φc가 고레벨 "H", 신호 φd가 저레벨 "L", 그리고, 신호 φe가 고레벨 "H"이다. 결국, 노드 7a-12가 저레벨 "L"로 고정되고, 노드 7a-13이 고레벨 "H"로 고정되며, 리셋 신호 φRO 및 φRE는 JK 플립플롭의 상태에 따라서 변화하지만, 세트 신호 φSO 및 φSE는 노드 7a-13이 저레벨 "L"이기 때문에 변화하지 않는다.
도25는 본 발명에 따른 반도체 집적 회로가 적용되는 일례로서의 동기 DRAM의 구성을 나타내는 도면이고, 도26은 도25의 동기 DRAM의 동작을 설명하기 위한 타이밍도이다.
본 발명이 적용되는 반도체 집적 회로의 일례로서의 동기 DRAM(SDRAM)은 예컨대, 파이프라인 방식이 채용되고, 16M·2 뱅크·8비트폭의 것으로서 구성되어 있다.
도25에 도시된 바와 같이, SDRAM은 범용 DRAM의 DRAM 코어(108a, 108b) 이외에, 클록 버퍼(101), 명령 디코더(102), 어드레스 버퍼/레지스터 ＆ 뱅크 어드레스 선택(어드레스 버퍼)(103), I/O 데이터 버퍼/레지스터(104), 제어 신호 래치(105a, 105b), 모드 레지스터(106), 컬럼 어드레스 카운터(107a, 107b)를 구비하고 있다. 여기서, /CS, /RAS, /CAS, /WE 단자는 종래의 동작과는 달리, 그 조합으로 각종 명령을 입력함으로써 동작 모드가 결정된다. 각종 명령은 명령 디코더로 해독되고, 동작 모드에 따라서 각 회로를 제어하게 된다. 또한, /CS, /RAS, /CAS, /WE 신호는 제어 신호 래치(105a, 105b)에도 입력되어 다음 명령이 입력될 때까지, 그 상태가 래치된다.
어드레스 신호는 어드레스 버퍼(103)로 증폭되어 각 뱅크의 로드 어드레스로서 사용되는것 이외에, 컬럼 어드레스 카운터(107a, 107b)의 초기치로서 사용된다.
클록 버퍼(101)는 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122)를 구비하고 있다. 내부 클록 생성 회로(121)는 외부 클록 CLK로부터 통상의 내부 클록 신호를 생성하는 것이며, 출력 타이밍 제어 회로(122)는 전술한 바와 같은 DLL 회로를 적용하여 정확한 지연 제어(위상 제어)를 행한 클록 신호를 발생하기 위한 것이다.
I/O 데이터 버퍼/ 레지스터(104)는 데이터 입력 버퍼(13) 및 데이터 출력 버퍼(출력 회로)(51)를 구비하고, DRAM 코어(108a, 108b)로부터 읽어낸 신호는 데이터 출력 버퍼(51)에 의해 소정의 레벨로 증폭되며, 출력 타이밍 제어 회로(122)로부터의 클록 신호에 따른 타이밍으로 데이터가 패드 DQ0∼DQ7을 통해 출력된다. 또한, 입력 데이터에 관해서도, 패드 DQ0∼DQ7로부터 입력된 데이터는 데이터 입력 버퍼(13)를 통해 입력된다. 여기서, 본 발명의 반도체 집적 회로가 대상으로 하고 있는 실제 배선(RL)은 이 출력 타이밍 제어 회로(122)로부터 각 데이터 출력 버퍼(51)까지의 배선에 대응하고 있다.
상기한 SDRAM의 판독 동작을 도26을 참조하여 설명한다.
우선, 외부 클록 CLK은 이 SDRAM이 사용되는 시스템으로부터 공급되는 신호로서, 이 CLK의 상승에 동기하여, 각종 명령, 어드레스 신호, 입력 데이터를 취입하고, 또는 출력 데이터를 출력하도록 동작한다.
SDRAM으로부터 데이터를 읽어내는 경우, 명령 신호(/CS, /RAS, /CAS, /WE 신호)의 조합으로부터 액티브(ACT) 명령을 명령 단자에 입력하고, 어드레스 단자에는 로우 어드레스 신호를 입력한다. 이 명령, 로우 어드레스가 입력되면, SDRAM은 활성 상태가 되며, 로우 어드레스에 따른 워드선을 선택하여, 워드선상의 셀정보를 비트선에 출력하여, 센스 앰프로 증폭한다.
또, 로우 어드레스에 관계한 부분의 동작 시간(tRCD) 후에, 리드 명령(Read)과 컬럼 어드레스를 입력한다. 컬럼 어드레스에 따라서, 선택된 센스 앰프 데이터를 데이터 버스선으로 출력하고, 데이터 버스 앰프로 증폭하여, 출력 버퍼로 다시 증폭하여 출력 단자(DQ)에 데이터가 출력된다. 이들 일련의 동작은 범용 DRAM과 완전히 동일한 동작이지만, SDRAM의 경우, 컬럼 어드레스에 관계하는 회로가 파이프라인 동작하도록 되어 있고, 리드 데이터는 매 사이클 연속하여 출력되게 된다. 이것에 의해, 데이터 전송 속도는 외부 클록의 주기가 된다.
SDRAM에서의 액세스 시간에는 3종류가 있고, 모두 CLK의 상승 시점을 기준으로 하여 정의된다. 도26에서, tRAC는 로우 어드레스 액세스 시간, tCAC은 컬럼 어드레스 액세스 시간, tAC는 클록 액세스 시간을 나타내고 있다. 이 SDRAM을 고속 메모리 시스템으로 사용하는 경우, 명령을 입력하고나서 최초로 데이터가 얻어질 때가지의 시간인 tRAC나 tCAC도 중요하지만, 도3에서 설명한 바와 같이, 클록 액세스 시간 tAC도 중요한 것이다.
도27은 도25의 동기 DRAM의 주요부 구성을 개략적으로 나타내는 블록도이고, SDRAM에 있어서의 파이프라인 동작을 설명하기 위한 것으로, 일례로서 파이프가 3단 설치되는 경우를 나타내고 있다.
SDRAM에서의 컬럼 어드레스에 관계하는 처리 회로는 처리의 흐름에 따라서 복수단으로 분할되어 있고, 분할된 각 단의 회로를 파이프라고 부르고 있다.
클록 버퍼(101)는 도25를 참조하여 설명한 바와 같이, 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122)를 구비하며, 내부 클록 생성 회로(121)의 출력(통상의 내부 클록 신호)이 파이프-1 및 파이프-2에 공급되어, 출력 타이밍 제어 회로(122)의 출력(위상 제어된 내부 클록 신호)이 파이프-3의 출력 회로(51)(데이터 출력 버퍼)에 공급되도록 되어 있다.
각 파이프는 공급된 내부 클록 신호에 따라서 제어되고, 각 파이프의 사이에는 파이프간의 신호의 전달 타이밍을 제어하는 스위치가 설치되어 있으며, 이들 스위치도, 클록 버퍼(101)(내부 클록 생성 회로(121))에서 생성된 내부 클록 신호에 의해 제어된다.
도27에 나타내는 예에서는 파이프-1에 있어서, 컬럼 어드레스 버퍼(116)에서 어드레스 신호를 증폭하여 컬럼 디코더(118)에 어드레스 신호를 이송하고, 컬럼 디코더(118)로 선택된 어드레스 번지에 상당하는 센스 앰프 회로(117)의 정보를 데이터 버스로 출력하며, 데이터 버스의 정보를 데이터 버스 앰프(119)로 증폭할 때까지 행해진다. 또한, 파이프-2에는 데이터 버스 제어 회로(120)만이 설치되고, 파이프-3은 I/O 버퍼(104)(출력 회로(51))로 구성되어 있다. 또, I/O 버퍼(104)에 있어서의 데이터 입력 버퍼(13)는 도27에서는 생략되어 있다.
그리고, 각 파이프내의 회로도, 클록 사이클 시간내에서 동작 완료하면, 파이프와 파이프 사이에 있는 스위치를 클록 신호에 동기하여 개폐하는 것으로, 릴레이식으로 데이터를 송출한다. 이것에 의해, 각 파이프에서의 처리가 병행으로 행해지게 됨으로써, 출력 단자에는 클록 신호에 동기하여 연속적으로 데이터가 출력되게 된다.
도28은 본 발명에 따른 반도체 집적 회로에서 출력 회로(데이터 출력 버퍼 회로:51)의 일구성예를 설명하기 위한 도면이다. 도27 및 도28에 도시된 바와 같이, 도28에서 Data1 및 Data2는 셀 어레이(115)로부터 판독되어 나와서, 센스 앰프(117)와 데이터 버스 앰프(119)와 데이터 버스 제어 회로(120)를 통해 출력된 기억 데이터에 대응하는 신호이고, Data1 및 Data2는 출력 데이터가 고레벨 "H"인 경우에는 모두 저레벨 "L"이며, 출력 데이터가 저레벨 "L"인 경우에는 모두 고레벨 "H"이다. 또, 출력 데이터가 고레벨 "H"도 저레벨 "L"도 아닌 하이임피던스 상태(하이 제트 상태)를 취하는 것도 가능하고, 그 경우에는 데이터 버스 제어 회로(120)에 있어서, Data1이 고레벨 "H"로, Data2가 저레벨 "L"이 되도록 변환된다. 신호 φoe는 출력 타이밍 제어 회로(122)(도2에서 지연 회로(33))의 출력 신호(클록 신호)에 대응하는 것으로, 출력 회로(51)의 인에이블 신호로서 기능하는 것이다.
클록 신호 φoe가 고레벨 "H"가 되면, Data1과 Data2의 정보가 데이터 출력 패드(6)(DQ0∼DQ7)에 나타나도록 동작한다. 예컨대, 데이터 출력 패드(6)에 고레벨 "H"를 출력하는 경우를 생각하면, 클록 신호 φoe가 저레벨 "L"에서 고레벨 "H"로 변화하고, 노드 8a-1이 저레벨 "L"로, 노드 8a-2가 고레벨 "H"로 되며, 트랜스퍼 게이트가 온하여 Data1 및 Data2가 노드 8a-3 및 8a-6으로 전달된다. 그 결과, 노드 8a-5가 저레벨 "L"로, 노드 8a-8이 고레벨 "H"가 되면, 출력용의 P채널 트랜지스터(81)는 온이 되고, 또한, N채널 트랜지스터(82)는 오프가 되며, 데이터 출력 패드(6)에는 고레벨 "H"의 출력이 나타나게 된다. 또한, 클록 신호 φoe가 저레벨 "L"이 되면, 트랜스퍼 게이트는 오프되어 그때까지의 출력 상태가 유지된다.
이상의 설명에서는 본 발명의 반도체 집적 회로를 동기 DRAM으로서 설명하였지만, 본 발명은 동기 DRAM에 한정되지 않고, 외부로부터 입력되는 신호에 동기하여 출력 신호가 출력되는 반도체 집적 회로이면 어떠한 것에도 적용가능하다.
도29는 본 발명에 따른 반도체 집적 회로에서 더미의 내부 출력 클록 배선(42)(더미 배선 DL)의 일구성예를 설명하기 위한 도면이다. 도29로부터 밝혀진 바와 같이, 더미 배선 DL은 실제 배선(41)(RL)과 같은 선폭의 배선에 의해 형성되고, 도2에 도시된 바와 같이, 더미 지연 회로(34)와 더미 출력 회로(52) 사이의 칩상에 형성된다. 또, 이 더미 배선을 대신하여, 소정의 값을 갖는 용량 소자 혹은 저항 소자등을 조합하여 대용하는 것도 가능하다.
이상의 설명에서는 메모리(SDRAM)를 예로서 설명하였지만, 본 발명은 다른 여러가지 반도체 집적 회로에 대해서도 폭넓게 적용할 수 있다. 또, 상기 각 실시예에서는 입력 신호 IN(제어 신호 SA)으로서 클록 신호를 예로 취하여 설명하였지만, 입력 신호로서는 클록 신호에 한정되는 것이 아닌 것은 물론이다.
상세히 상술한 바와 같이, 본 발명의 위상 비교 회로 및 반도체 집적 회로에 의하면, 고속의 클록 신호를 사용한 DLL 회로에서도, 각 신호의 위상 비교를 행하여 동기를 취하여 회로의 오동작을 없앨 수 있다.

Claims (22)

  1. 제1 신호 및 제2 신호의 위상을 비교하는 위상 비교 회로로서,
    상기 제1 신호를 제3 신호에 의해 나타나는 타이밍에 따라서 1/n 분주(여기서, n은 2 이상의 정수)하는 제1 제어 회로와,
    상기 제2 신호를 상기 제3 신호에 의해 나타나는 타이밍에 따라서 1/n 분주하는 제2 제어 회로와,
    상기 제1 제어 회로의 출력 신호 및 상기 제2 제어 회로의 출력 신호의 위상을 비교하는 위상 비교부를 구비하고, 상기 위상 비교부의 위상 비교 결과에 따라서 지연량을 제어하는 지연선을 갖는 DLL 회로에 사용되는 것을 특징으로 하는 위상 비교 회로.
  2. 제1항에 있어서, 상기 제1 제어 회로와 제2 제어 회로는 Y 및 Z를 양의 정수로 하여, 상기 각각의 제1 입력 신호와 제2 입력 신호의 Y 주기만큼의 기간이 제1 레벨이고, Z 주기만큼의 기간이 제2 레벨이 되는 출력 신호를 각각 생성하도록 되어 있는 것을 특징으로 하는 위상 비교 회로.
  3. 제1항에 있어서, 상기 위상 비교부는 제1 RS 플립플롭과 제2 RS 플립플롭을 구비하며,
    상기 제1 RS 플립플롭의 리셋 입력에 상기 제1 제어 회로의 출력 신호를 공급하고, 상기 제1 RS 플립플롭의 세트 입력에 상기 제2 제어 회로의 출력 신호를 공급하며,
    상기 제2 RS 플립플롭의 리셋 입력에 상기 제1 제어 회로의 출력 신호를 지연 회로를 통해 공급하고, 상기 제2 RS 플립플롭의 세트 입력에 상기 제2 제어 회로의 출력 신호를 공급하며,
    상기 제1 RS 플립플롭의 출력 신호와 제2 RS 플립플롭의 출력 신호의 조합에 의해 위상 비교 결과를 판정하도록 되어 있는 것을 특징으로 하는 위상 비교 회로.
  4. 제3항에 있어서, 상기 제1 RS 플립플롭과 제2 RS 플립플롭은 각각 제1 NAND 회로 및 제2 NAND 회로를 구비하고, 상기 제1 NAND 회로의 제1 입력을 상기 RS 플립플롭의 리셋 입력으로 하고, 상기 제1 NAND 회로의 제2 입력을 상기 제2 NAND 회로의 출력과 함께 상기 RS 플립플롭의 출력으로 하며, 상기 제2 NAND 회로의 제1 입력을 상기 RS 플립플롭의 세트 입력으로 하고, 상기 제2 NAND 회로의 제2 입력을 상기 제1 NAND 회로의 출력과 함께 상기 RS 플립플롭의 반전 출력으로서 구성한 것을 특징으로 하는 위상 비교 회로.
  5. 제4항에 있어서, 상기 각각의 NAND 회로는 제1 P채널형 트랜지스터, 제2 P채널형 트랜지스터, 제1 N채널형 트랜지스터 및 제2 N채널형 트랜지스터를 구비하고,
    상기 제1 P채널형 트랜지스터의 소스는 제1 전원선에 접속되며, 드레인은 상기 NAND 회로의 출력에 접속되고, 게이트는 상기 NAND 회로의 제1 입력에 접속되며,
    상기 제2 P채널형 트랜지스터의 소스는 상기 제1 전원선에 접속되고, 드레인은 상기 NAND 회로의 출력에 접속되며, 게이트는 상기 NAND 회로의 제2 입력에 접속되고,
    상기 제1 N채널형 트랜지스터의 소스는 상기 제2 N채널형 트랜지스터의 드레인에 접속되며, 드레인은 상기 NAND 회로의 출력에 접속되고, 게이트는 상기 NAND 회로의 제1 입력에 접속되며,
    상기 제2 N채널형 트랜지스터의 소스는 제2 전원선에 접속되고, 게이트는 상기 NAND 회로의 제2 입력에 접속되어 있는 것을 특징으로 하는 위상 비교 회로.
  6. 제1항에 있어서, 상기 제3 신호는 상기 제1 신호와 같은 주기를 갖는 신호를 1/n 분주한 신호로 구성되는 것을 특징으로 하는 위상 비교 회로.
  7. 제 6항에 있어서, 상기 제3 신호는 상기 제1 신호와 상기 제2 신호와의 지연을 τ로 하고 N을 양의 정수로 하여, τ/N의 주기만큼 비켜 놓은 신호를 1/n 분주한 신호로 구성되는 것을 특징으로 하는 위상 비교 회로.
  8. 제1항에 있어서, 상기 제1 신호와 제2 신호를 같은 타이밍으로 분주할 때의 분주율을, m을 양의 정수로 하여 1/2m로 한 것을 특징으로 하는 위상 비교 회로.
  9. 제1항에 있어서, 상기 각각의 제어 회로는, 상기 입력 신호의 반전 신호를 트리거로서 상기 제3 신호를 저장하는 제1 래치 회로와, 상기 입력 신호를 트리거로서 상기 제1 래치 회로에 유지된 신호를 저장하는 제2 래치 회로를 구비하는 것을 특징으로 하는 위상 비교 회로.
  10. 제1 신호를 지연하여 제2 신호를 출력하는 지연 회로와, 상기 지연 회로에 있어서의 지연양을 제어하는 지연 제어 회로와, 상기 제1 신호 및 상기 제2 신호의 위상 비교를 행하고 상기 지연 제어 회로의 동작을 제어하는 위상 비교 회로를 포함하는 DLL 회로를 구비한 반도체 집적 회로에 있어서, 상기 위상 비교 회로는,
    상기 제1 신호를 제3 신호에 의해 나타나는 타이밍에 따라서 1/n 분주(여기서, n은 2 이상의 정수)하는 제1 제어 회로와,
    상기 제2 신호를 상기 제3 신호에 의해 나타나는 타이밍에 따라서 1/n 분주하는 제2 제어 회로와,
    상기 제1 제어 회로의 출력 신호 및 상기 제2 제어 회로의 출력 신호의 위상을 비교하는 위상 비교부를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서, 상기 제1 제어 회로와 제2 제어 회로는, Y 및 Z를 양의 정수로 하여, 상기 각 제1 입력 신호와 제2 입력 신호의 Y 주기만큼의 기간이 제1 레벨이고, 또 Z 주기만의 기간이 제2 레벨이 되는 출력 신호를 각각 생성하도록 되어 있는 것을 특징으로 하는 반도체 집적 회로.
  12. 제10항에 있어서, 상기 위상 비교부는 제1 RS 플립플롭과 제2 RS 플립플롭을 구비하고,
    상기 제1 RS 플립플롭의 리셋 입력에 상기 제1 제어 회로의 출력 신호를 공급하고, 또 상기 제1 RS 플립플롭의 세트 입력에 상기 제2 제어 회로의 출력 신호를 공급하며,
    상기 제2 RS 플립플롭의 리셋 입력에 상기 제1 제어 회로의 출력 신호를 지연 회로를 통해 공급하고, 또 상기 제2 RS 플립플롭의 세트 입력에 상기 제2 제어 회로의 출력 신호를 공급하며,
    상기 제1 RS 플립플롭의 출력 신호와 제2 RS 플립플롭의 출력 신호의 조합에 의해 위상 비교 결과를 판정하도록 되어 있는 것을 특징으로 하는 반도체 집적 회로.
  13. 제12항에 있어서, 상기 제1 RS 플립플롭과 제2 RS 플립플롭은 각각 제1 NAND 회로 및 제2 NAND 회로를 구비하여, 상기 제1 NAND 회로의 제1 입력을 상기 RS 플립플롭의 리셋 입력으로 하고, 상기 제1 NAND 회로의 제2 입력을 상기 제2 NAND 회로의 출력과 함께 상기 RS 플립플롭의 출력으로 하며, 상기 제2 NAND 회로의 제1 입력을 상기 RS 플립플롭의 세트 입력으로 하고, 상기 제2 NAND 회로의 제2 입력을 상기 제1 NAND 회로의 출력과 함께 상기 RS 플립플롭의 반전 출력으로서 구성한 것을 특징으로 하는 반도체 집적 회로.
  14. 제13항에 있어서, 상기 각 NAND 회로는 제1 P채널형 트랜지스터, 제2 P채널형 트랜지스터, 제1 N채널형 트랜지스터, 제2 N채널형 트랜지스터를 구비하고,
    상기 제1 P채널형 트랜지스터의 소스는 제1 전원선에 접속되고, 드레인은 상기 NAND 회로의 출력에 접속되며, 게이트는 상기 NAND 회로의 제1 입력에 접속되고,
    상기 제2 P채널형 트랜지스터의 소스는 상기 제1 전원선에 접속되고, 드레인은 상기 NAND 회로의 출력에 접속되며, 게이트는 상기 NAND 회로의 제2 입력에 접속되고,
    상기 제1 N채널형 트랜지스터의 소스는 상기 제2 N채널형 트랜지스터의 드레인에 접속되고, 드레인은 상기 NAND 회로의 출력에 접속되며, 게이트는 상기 NAND 회로의 제1 입력에 접속되고,
    상기 제2 N채널형 트랜지스터의 소스는 제2 전원선에 접속되며, 게이트는 상기 NAND 회로의 제2 입력에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  15. 제10항에 있어서, 상기 반도체 집적 회로는, 상기 제1 신호와 같은 주기의 신호를 1/n 분주한 신호를 상기 제3 신호로서 생성하는 분주기를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  16. 제15항에 있어서, 상기 반도체 집적 회로는 상기 제1 신호와 상기 제2 신호와의 지연을 τ로 하고, 또한, N을 양의 정수로 하여, τ/N의 주기만큼 비켜 놓은 신호를 생성하는 회로를 구비하며, 상기 τ/N의 주기만큼 비켜 놓은 신호를 상기 분주기로 1/n 분주하여 상기 제3 신호를 생성하도록 되어 있는 것을 특징으로 하는 반도체 집적 회로.
  17. 제10항에 있어서, 상기 제1 신호와 제2 신호를 같은 타이밍으로 분주하는 시간의 분주율을, m을 양의 정수로 하여, 1/2m로 한 것을 특징으로 하는 반도체 집적 회로.
  18. 제10항에 있어서, 상기 각각의 제어 회로는 상기 입력 신호의 반전 신호를 트리거로서 상기 제3 신호를 저장하는 제1 래치 회로와, 상기 입력 신호를 트리거로서 상기 제1 래치 회로에 유지된 신호를 저장하는 제2 래치 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  19. 제10항 내지 제18항 중 어느 한 항에 기재한 반도체 장치에 의해 제1 DLL 회로를 구성하고, 제2 DLL 회로의 출력 신호와 상기 제1 DLL 회로의 출력 신호를 선택하여 대상 회로로 공급하도록 되어 있는 것을 특징으로 하는 반도체 집적 회로.
  20. 제19항에 있어서, 상기 반도체 집적 회로는 동기 DRAM을 구성하고, 상기 대상 회로는 상기 동기 DRAM의 출력 회로인 것을 특징으로 하는 반도체 집적 회로.
  21. 제1항에 있어서, 상기 제3 신호는 상기 제1 신호를 n분주한 신호 및 상기 제2 신호를 n분주한 신호와 동일한 주기를 가지고, 상기 제3 신호는 액티브 상태와 비액티브 상태를 포함하고, 상기 비액티브 상태로부터 상기 액티브 상태로 변하는 타이밍은 상기 제1 신호의 천이 타이밍보다도 상기 제1 신호와 상기 제2 신호의 타이밍 차이의 절반만큼 뒤지는 것을 특징으로 하는 위상 비교 회로.
  22. 제21항에 있어서, 상기 제3 신호의 액티브 상태의 기간은 상기 제1 신호의 1주기와 같은 것을 특징으로 하는 위상 비교 회로.
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