JP2003037486A - 位相差検出回路 - Google Patents

位相差検出回路

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JP2003037486A JP2001222098A JP2001222098A JP2003037486A JP 2003037486 A JP2003037486 A JP 2003037486A JP 2001222098 A JP2001222098 A JP 2001222098A JP 2001222098 A JP2001222098 A JP 2001222098A JP 2003037486 A JP2003037486 A JP 2003037486A
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Abstract

(57)【要約】 【課題】 位相差の検出結果をアナログ量で表現するよ
うにしている。このため、位相差検出回路の後段の回路
のディジタル化が難しく、ＰＬＬ回路やＤＬＬ回路のデ
ィジタル化の妨げとなっているなどの課題があった。 【解決手段】 入力信号Ａの位相と入力信号Ｂの位相を
比較し、その比較結果を出力するフリップフロップ回路
２と、遅延回路１Ｐ１〜１Ｐｎにより遅延された入力信
号Ａと入力信号Ｂの位相を比較し、その比較結果を出力
するフリップフロップ回路３Ｐ１〜３Ｐｎと、入力信号
Ａと遅延回路１Ｎ１〜１Ｎｎにより遅延された入力信号
Ｂの位相を比較し、その比較結果を出力するフリップフ
ロップ回路３Ｎ１〜３Ｎｎとを設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、２つの入力信号
の位相差を検出する位相差検出回路に関するものであ
る。
【０００２】
【従来の技術】ＬＳＩの微細化が進むに伴って、トラン
ジスタの信頼性や低消費電力化を実現するために、電源
電圧の低電圧化が進んでいる。電源電圧の低電圧化は、
アナログ回路にとって、設計マージンが少なくなること
を示しており、また、アナログ回路の設計自体を不可能
にする可能性も秘めている。そこで考えられるのが、従
来アナログ回路として設計されていた回路のディジタル
化である。
【０００３】ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）回路やＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄ Ｌｏｏ
ｐ）回路も、その流れにしたがってディジタル化する必
要に迫られている。図７はＰＬＬ回路に搭載されている
従来の位相差検出回路を示す構成図であり、図８は従来
の位相差検出回路の動作を示すタイミングチャートであ
る。
【０００４】次に動作について説明する。従来の位相差
検出回路は、図８に示すように、例えば、入力信号Ａの
位相が入力信号Ｂの位相より進んでいる場合、入力信号
Ａと入力信号Ｂの位相差に見合うパルス幅の出力信号Ａ
を出力する。
【０００５】
【発明が解決しようとする課題】従来の位相差検出回路
は以上のように構成されているので、位相差の検出結果
をアナログ量で表現するようにしている（出力信号Ａの
パルス幅が位相差を表現している）。このため、位相差
検出回路の後段の回路のディジタル化が難しく、ＰＬＬ
回路やＤＬＬ回路のディジタル化の妨げとなっているな
どの課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、位相差の検出結果をディジタル量
で表現することができる位相差検出回路を得ることを目
的とする。
【０００７】
【課題を解決するための手段】この発明に係る位相差検
出回路は、第１の入力信号の位相と第２の入力信号の位
相を比較し、その比較結果を出力する第１の位相比較手
段と、第２の入力信号と第１の遅延回路により遅延され
た第１の入力信号の位相を比較し、その比較結果を出力
する第２の位相比較手段と、第１の入力信号と第２の遅
延回路により遅延された第２の入力信号の位相を比較
し、その比較結果を出力する第３の位相比較手段とを設
けたものである。
【０００８】この発明に係る位相差検出回路は、第１か
ら第３の位相比較手段が、第１の入力信号の位相が第２
の入力信号の位相より進んでいる場合、第１の入力信号
に対応する出力端子からＨレベルの信号を出力するとと
もに、第２の入力信号に対応する出力端子からＬレベル
の信号を出力する一方、第１の入力信号の位相が第２の
入力信号の位相より遅れている場合、第１の入力信号に
対応する出力端子からＬレベルの信号を出力するととも
に、第２の入力信号に対応する出力端子からＨレベルの
信号を出力するフリップフロップ回路を含むようにした
ものである。
【０００９】この発明に係る位相差検出回路は、第１の
入力信号の位相と第２の入力信号の位相を比較し、その
比較結果を出力する第１の位相比較手段と、第２の入力
信号と複数の第１の遅延回路によりそれぞれ遅延された
第１の入力信号の位相を比較し、その比較結果を出力す
る複数の第２の位相比較手段と、第１の入力信号と複数
の第２の遅延回路によりそれぞれ遅延された第２の入力
信号の位相を比較し、その比較結果を出力する複数の第
３の位相比較手段とを設けたものである。
【００１０】この発明に係る位相差検出回路は、第１の
位相比較手段、複数の第２の位相比較手段及び複数の第
３の位相比較手段が、第１の入力信号の位相が第２の入
力信号の位相より進んでいる場合、第１の入力信号に対
応する出力端子からＨレベルの信号を出力するととも
に、第２の入力信号に対応する出力端子からＬレベルの
信号を出力する一方、第１の入力信号の位相が第２の入
力信号の位相より遅れている場合、第１の入力信号に対
応する出力端子からＬレベルの信号を出力するととも
に、第２の入力信号に対応する出力端子からＨレベルの
信号を出力するフリップフロップ回路を含むようにした
ものである。
【００１１】この発明に係る位相差検出回路は、複数の
第１の遅延回路が、それぞれ異なる個数の遅延素子を直
列に接続して構成され、複数の第２の遅延回路が、それ
ぞれ異なる個数の遅延素子を直列に接続して構成された
ものである。
【００１２】この発明に係る位相差検出回路は、複数の
第１の遅延回路が備える遅延素子の個数、及び複数の第
２の遅延回路が備える遅延素子の個数が各々指数関係を
有しているようにしたものである。
【００１３】この発明に係る位相差検出回路は、複数の
第１の遅延回路が備える遅延素子の個数、及び複数の第
２の遅延回路が備える遅延素子の個数が各々比例関係を
有しているようにしたものである。
【００１４】この発明に係る位相差検出回路は、ＰＬＬ
回路の位相差検出部に適用するようにしたものである。
【００１５】この発明に係る位相差検出回路は、ＤＬＬ
回路の位相差検出部に適用するようにしたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による位
相差検出回路を示す構成図であり、図において、１Ｐ１
〜１Ｐｎは入力信号Ａ（第１の入力信号）を相互に異な
る時間遅延する遅延回路（第１の遅延回路）であり、遅
延回路１Ｐ１は１個の遅延素子から構成され、遅延回路
１Ｐ２は２個の遅延素子から構成され、遅延回路１Ｐｎ
はｎ個の遅延素子から構成されている。１Ｎ１〜１Ｎｎ
は入力信号Ｂ（第２の入力信号）を相互に異なる時間遅
延する遅延回路（第２の遅延回路）であり、遅延回路１
Ｎ１は１個の遅延素子から構成され、遅延回路１Ｎ２は
２個の遅延素子から構成され、遅延回路１Ｎｎはｎ個の
遅延素子から構成されている。
【００１７】２は入力信号Ａの位相と入力信号Ｂの位相
を比較し、その比較結果を出力するフリップフロップ回
路（第１の位相比較手段）、３Ｐ１〜３Ｐｎは遅延回路
１Ｐ１〜１Ｐｎにより遅延された入力信号Ａと入力信号
Ｂの位相を比較し、その比較結果を出力するフリップフ
ロップ回路（第２の位相比較手段）、３Ｎ１〜３Ｎｎは
入力信号Ａと遅延回路１Ｎ１〜１Ｎｎにより遅延された
入力信号Ｂの位相を比較し、その比較結果を出力するフ
リップフロップ回路（第３の位相比較手段）である。
【００１８】なお、フリップフロップ回路２，３Ｐ１〜
３Ｐｎ，３Ｎ１〜３Ｎｎは、入力信号Ａの位相が入力信
号Ｂの位相より進んでいる場合、入力信号Ａに対応する
出力端子ＱからＨレベルの信号を出力するとともに、入
力信号Ｂに対応する出力端子ＱＣからＬレベルの信号を
出力する。一方、入力信号Ａの位相が入力信号Ｂの位相
より遅れている場合、出力端子ＱからＬレベルの信号を
出力するとともに、出力端子ＱＣからＨレベルの信号を
出力する。ただし、入力信号Ａと入力信号Ｂを同時に入
力したときは、出力端子ＱからＨレベルの信号を出力し
て、出力端子ＱＣからＬレベルの信号を出力するものと
する。
【００１９】次に動作について説明する。例えば、入力
信号Ａの位相が入力信号Ｂの位相より、遅延素子４個分
だけ進んでいる場合、図２に示すように、フリップフロ
ップ回路２，３Ｎ１〜３Ｎｎの出力端子Ｑからは、遅延
回路１Ｎ１〜１Ｎｎが入力信号Ｂの入力を更に遅らせる
ので、入力信号Ａを入力した時点からＨレベルの信号を
出力する。
【００２０】また、フリップフロップ回路３Ｐ１〜３Ｐ
４の出力端子Ｑからは、遅延回路１Ｐ１〜１Ｐ４が入力
信号Ａの入力を遅らせるが、これでも、入力信号Ｂより
も先に入力信号Ａを入力するので、入力信号Ｂを入力す
るまでの間に、Ｈレベルの信号を出力する。さらに、フ
リップフロップ回路３Ｐ５〜３Ｐｎの出力端子Ｑから
は、遅延回路１Ｐ５〜１Ｐｎが入力信号Ａの入力を遅ら
せることにより、入力信号Ａよりも先に入力信号Ｂを入
力するので、Ｌレベルの信号を出力する。
【００２１】したがって、フリップフロップ回路３Ｎｎ
〜３Ｎ１，２，３Ｐ１〜３Ｐｎの出力端子Ｑから出力さ
れる信号レベルに着目すると、“Ｈ・・・ＨＨＨＨＬＬ
・・・Ｌ”のようになるので、位相差検出回路の後段の
回路は、どこに“Ｈ”と“Ｌ”の境界があるかを検出す
れば、入力信号Ａと入力信号Ｂの位相差を検出すること
ができる。図２の例では、フリップフロップ回路３Ｐ４
の出力信号Ａ４Ｐとフリップフロップ回路３Ｐ５の出力
信号Ａ５Ｐとの間に境界があるので、入力信号Ａと入力
信号Ｂの位相差が遅延素子４個分であることが分かる。
【００２２】以上で明らかなように、この実施の形態１
によれば、入力信号Ａの位相と入力信号Ｂの位相を比較
し、その比較結果を出力するフリップフロップ回路２
と、遅延回路１Ｐ１〜１Ｐｎにより遅延された入力信号
Ａと入力信号Ｂの位相を比較し、その比較結果を出力す
るフリップフロップ回路３Ｐ１〜３Ｐｎと、入力信号Ａ
と遅延回路１Ｎ１〜１Ｎｎにより遅延された入力信号Ｂ
の位相を比較し、その比較結果を出力するフリップフロ
ップ回路３Ｎ１〜３Ｎｎとを設けるように構成したの
で、位相差の検出結果をディジタル量で表現することが
できる効果を奏する。
【００２３】実施の形態２．上記実施の形態１では、遅
延回路１Ｐ１〜１Ｐｎ，１Ｎ１〜１Ｎｎの有する遅延素
子の個数を“１，２，３，４，５・・・，ｎ”のように
して、遅延素子の個数を１個ずつ増やすものについて示
したが、遅延回路１Ｐ１〜１Ｐｎ，１Ｎ１〜１Ｎｎの有
する遅延素子の個数が指数関係を有するようにしてもよ
い。
【００２４】例えば、図３に示すように、遅延回路１Ｐ
１〜１Ｐｎ，１Ｎ１〜１Ｎｎの有する遅延素子の個数を
“１，２，４，８，１６・・・，２ｎ−１”のようにし
て、遅延素子の個数を２倍にしていくようにしてもよ
い。図４は図３の位相差検出回路の動作を示すタイミン
グチャートである。これにより、フリップフロップ回路
の個数を増やすことなく、位相差の検出範囲を拡大する
ことができる効果を奏する。なお、遅延素子の個数の倍
数は２倍に限らず、例えば、３倍や４倍であってもよい
ことは言うまでもない。
【００２５】実施の形態３．上記実施の形態１では、遅
延回路１Ｐ１〜１Ｐｎ，１Ｎ１〜１Ｎｎの有する遅延素
子の個数を“１，２，３，４，５・・・，ｎ”のように
して、遅延素子の個数を１個ずつ増やすものについて示
したが、遅延回路１Ｐ１〜１Ｐｎ，１Ｎ１〜１Ｎｎの有
する遅延素子の個数が比例関係を有するようにしてもよ
い。
【００２６】例えば、遅延回路１Ｐ１〜１Ｐｎ，１Ｎ１
〜１Ｎｎの有する遅延素子の個数を“１，３，５，７，
９・・・，２ｎ−１”のようにして、遅延素子の個数を
２個ずつ増やすようにしてもよい。これにより、フリッ
プフロップ回路の個数を増やすことなく、位相差の検出
範囲を拡大することができる効果を奏する。
【００２７】実施の形態４．上記実施の形態１〜３で
は、特に言及していないが、上記実施の形態１〜３にお
ける位相差検出回路を図５に示すようなＰＬＬ回路の位
相差検出部に適用するようにしてもよい。これにより、
ＰＬＬ回路のディジタル化を図ることができる効果を奏
する。
【００２８】実施の形態５．上記実施の形態１〜３で
は、特に言及していないが、上記実施の形態１〜３にお
ける位相差検出回路を図６に示すようなＤＬＬ回路の位
相差検出部に適用するようにしてもよい。これにより、
ＤＬＬ回路のディジタル化を図ることができる効果を奏
する。
【００２９】
【発明の効果】以上のように、この発明によれば、第１
の入力信号の位相と第２の入力信号の位相を比較し、そ
の比較結果を出力する第１の位相比較手段と、第２の入
力信号と第１の遅延回路により遅延された第１の入力信
号の位相を比較し、その比較結果を出力する第２の位相
比較手段と、第１の入力信号と第２の遅延回路により遅
延された第２の入力信号の位相を比較し、その比較結果
を出力する第３の位相比較手段とを設けるように構成し
たので、位相差の検出結果をディジタル量で表現するこ
とができる効果がある。
【００３０】この発明によれば、第１から第３の位相比
較手段が、第１の入力信号の位相が第２の入力信号の位
相より進んでいる場合、第１の入力信号に対応する出力
端子からＨレベルの信号を出力するとともに、第２の入
力信号に対応する出力端子からＬレベルの信号を出力す
る一方、第１の入力信号の位相が第２の入力信号の位相
より遅れている場合、第１の入力信号に対応する出力端
子からＬレベルの信号を出力するとともに、第２の入力
信号に対応する出力端子からＨレベルの信号を出力する
フリップフロップ回路を含むように構成するようにした
ので、構成の複雑化を招くことなく、位相の比較結果を
出力することができる効果がある。
【００３１】この発明によれば、第１の入力信号の位相
と第２の入力信号の位相を比較し、その比較結果を出力
する第１の位相比較手段と、第２の入力信号と複数の第
１の遅延回路によりそれぞれ遅延された第１の入力信号
の位相を比較し、その比較結果を出力する複数の第２の
位相比較手段と、第１の入力信号と複数の第２の遅延回
路によりそれぞれ遅延された第２の入力信号の位相を比
較し、その比較結果を出力する複数の第３の位相比較手
段とを設けるように構成したので、位相差の検出結果を
ディジタル量で表現することができる効果がある。
【００３２】この発明によれば、第１の位相比較手段、
複数の第２の位相比較手段及び複数の第３の位相比較手
段が、第１の入力信号の位相が第２の入力信号の位相よ
り進んでいる場合、第１の入力信号に対応する出力端子
からＨレベルの信号を出力するとともに、第２の入力信
号に対応する出力端子からＬレベルの信号を出力する一
方、第１の入力信号の位相が第２の入力信号の位相より
遅れている場合、第１の入力信号に対応する出力端子か
らＬレベルの信号を出力するとともに、第２の入力信号
に対応する出力端子からＨレベルの信号を出力するフリ
ップフロップ回路を含むように構成するようにしたの
で、構成の複雑化を招くことなく、位相の比較結果を出
力することができる効果がある。
【００３３】この発明によれば、複数の第１の遅延回路
が、それぞれ異なる個数の遅延素子を直列に接続して構
成され、複数の第２の遅延回路が、それぞれ異なる個数
の遅延素子を直列に接続して構成されたので、簡単に入
力信号を遅延することができる効果がある。
【００３４】この発明によれば、複数の第１の遅延回路
が備える遅延素子の個数、及び複数の第２の遅延回路が
備える遅延素子の個数が各々指数関係を有しているよう
に構成したので、位相比較手段の個数を増やすことな
く、位相差の検出範囲を拡大することができる効果があ
る。
【００３５】この発明によれば、複数の第１の遅延回路
が備える遅延素子の個数、及び複数の第２の遅延回路が
備える遅延素子の個数が各々比例関係を有しているよう
に構成したので、位相比較手段の個数を増やすことな
く、位相差の検出範囲を拡大することができる効果があ
る。
【００３６】この発明によれば、ＰＬＬ回路の位相差検
出部に適用するように構成したので、ＰＬＬ回路のディ
ジタル化を図ることができる効果がある。
【００３７】この発明によれば、ＤＬＬ回路の位相差検
出部に適用するように構成したので、ＤＬＬ回路のディ
ジタル化を図ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による位相差検出回
路を示す構成図である。
【図２】 図１の位相差検出回路の動作を示すタイミン
グチャートである。
【図３】 この発明の実施の形態２による位相差検出回
路を示す構成図である。
【図４】 図３の位相差検出回路の動作を示すタイミン
グチャートである。
【図５】 ＰＬＬ回路を示す構成図である。
【図６】 ＤＬＬ回路を示す構成図である。
【図７】 ＰＬＬ回路に搭載されている従来の位相差検
出回路を示す構成図である。
【図８】 従来の位相差検出回路の動作を示すタイミン
グチャートである。
【符号の説明】
１Ｎ１〜１Ｎｎ 遅延回路、１Ｐ１〜１Ｐｎ 遅延回
路、２ フリップフロップ回路（第１の位相比較手
段）、３Ｎ１〜３Ｎｎ フリップフロップ回路（第３の
位相比較手段）、３Ｐ１〜３Ｐｎ フリップフロップ回
路（第２の位相比較手段）。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１の入力信号の位相と第２の入力信号
    の位相を比較し、その比較結果を出力する第１の位相比
    較手段と、上記第１の入力信号を遅延させる第１の遅延
    回路と、上記第２の入力信号を遅延させる第２の遅延回
    路と、上記第２の入力信号と上記第１の遅延回路により
    遅延された第１の入力信号の位相を比較し、その比較結
    果を出力する第２の位相比較手段と、上記第１の入力信
    号と上記第２の遅延回路により遅延された第２の入力信
    号の位相を比較し、その比較結果を出力する第３の位相
    比較手段とを備えた位相差検出回路。
  2. 【請求項２】 第１から第３の位相比較手段は、第１の
    入力信号の位相が第２の入力信号の位相より進んでいる
    場合、上記第１の入力信号に対応する出力端子からＨレ
    ベルの信号を出力するとともに、上記第２の入力信号に
    対応する出力端子からＬレベルの信号を出力する一方、
    上記第１の入力信号の位相が上記第２の入力信号の位相
    より遅れている場合、上記第１の入力信号に対応する出
    力端子からＬレベルの信号を出力するとともに、上記第
    ２の入力信号に対応する出力端子からＨレベルの信号を
    出力するフリップフロップ回路を含んでいることを特徴
    とする請求項１記載の位相差検出回路。
  3. 【請求項３】 第１の入力信号の位相と第２の入力信号
    の位相を比較し、その比較結果を出力する第１の位相比
    較手段と、上記第１の入力信号をそれぞれ異なる時間だ
    け遅延させる複数の第１の遅延回路と、上記第２の入力
    信号をそれぞれ異なる時間だけ遅延させる複数の第２の
    遅延回路と、上記第２の入力信号と上記複数の第１の遅
    延回路によりそれぞれ遅延された第１の入力信号の位相
    を比較し、その比較結果を出力する複数の第２の位相比
    較手段と、上記第１の入力信号と上記複数の第２の遅延
    回路によりそれぞれ遅延された第２の入力信号の位相を
    比較し、その比較結果を出力する複数の第３の位相比較
    手段とを備えた位相差検出回路。
  4. 【請求項４】 第１の位相比較手段、複数の第２の位相
    比較手段及び複数の第３の位相比較手段は、第１の入力
    信号の位相が第２の入力信号の位相より進んでいる場
    合、上記第１の入力信号に対応する出力端子からＨレベ
    ルの信号を出力するとともに、上記第２の入力信号に対
    応する出力端子からＬレベルの信号を出力する一方、上
    記第１の入力信号の位相が上記第２の入力信号の位相よ
    り遅れている場合、上記第１の入力信号に対応する出力
    端子からＬレベルの信号を出力するとともに、上記第２
    の入力信号に対応する出力端子からＨレベルの信号を出
    力するフリップフロップ回路を含んでいることを特徴と
    する請求項３記載の位相差検出回路。
  5. 【請求項５】 複数の第１の遅延回路が、それぞれ異な
    る個数の遅延素子を直列に接続して構成され、複数の第
    ２の遅延回路が、それぞれ異なる個数の遅延素子を直列
    に接続して構成されたことを特徴とする請求項３記載の
    位相差検出回路。
  6. 【請求項６】 複数の第１の遅延回路が備える遅延素子
    の個数、及び複数の第２の遅延回路が備える遅延素子の
    個数が各々指数関係を有していることを特徴とする請求
    項５記載の位相差検出回路。
  7. 【請求項７】 複数の第１の遅延回路が備える遅延素子
    の個数、及び複数の第２の遅延回路が備える遅延素子の
    個数が各々比例関係を有していることを特徴とする請求
    項５記載の位相差検出回路。
  8. 【請求項８】 ＰＬＬ回路の位相差検出部に適用するこ
    とを特徴とする請求項１から請求項７のうちのいずれか
    １項記載の位相差検出回路。
  9. 【請求項９】 ＤＬＬ回路の位相差検出部に適用するこ
    とを特徴とする請求項１から請求項７のうちのいずれか
    １項記載の位相差検出回路。
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