KR20040041985A - 지연 동기 루프 - Google Patents

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KR20040041985A
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Abstract

본 발명은 지연 동기 루프를 공개한다. 이 회로는 외부 클럭신호와 제1내부 클럭신호의 위상 차를 검출하고 카운팅을 수행함에 의해서 발생되는 신호를 이용하여 외부 클럭신호에 위상 동기되고 지연된 제1내부 클럭신호를 발생하는 제1지연 동기 루프, 제1내부 클럭신호와 제2내부 클럭신호의 위상 차를 검출하여 카운팅을 수행하는 위상 차 검출 및 카운팅 회로, 및 외부 클럭신호와 제1내부 클럭신호의 위상 차를 검출하고 카운팅을 수행함에 의해서 발생되는 신호와 위상 차 검출 및 카운팅 회로로부터 출력되는 신호를 가산함에 의해서 발생되는 신호를 이용하여 제1내부 클럭신호의 위상을 보정하여 제2내부 클럭신호를 발생하는 제2지연 동기 루프로 구성되어 있다. 따라서, 내부에서 자동적으로 내부 클럭신호의 위상을 조절하여 내부 클럭신호의 엣지에서 유효 데이터의 중심이 놓여서 출력되도록 할 수 있다.

Description

지연 동기 루프{Delay locked loop}
본 발명은 지연 동기 루프에 관한 것으로, 특히 외부 클럭신호에 정확하게 동기된 내부 클럭신호를 발생할 수 있는 지연 동기 루프에 관한 것이다.
일반적으로, 동기형 반도체 메모리 장치는 클럭신호에 동기되어 메모리 셀로 데이터를 입력하거나 메모리 셀 데이터를 유효 데이터 구간으로 출력한다. 외부 클럭신호는 클럭신호 인가 핀으로 입력되어 장치 내부의 회로 블록들로 전달되는데, 장치 내부의 회로 블록들의 위치에 따라 외부 클럭신호가 상당히 지연될 수가 있다. 이에 따라, 내부의 회로 블록들이 외부 클럭신호에 정확하게 동기되어 동작할 수가 없다. 이를 위하여 내부의 회로 블록들에 근접하게 지연 동기 루프를 구비하여 외부 클럭신호에 정확하게 동기된 내부 클럭신호를 발생하여 내부의 회로 블록들이 동작하게 한다. 일반적으로, 지연 동기 루프로부터 발생되는 내부 클럭신호의 엣지에서 유효 데이터의 중심이 놓여서 발생되도록 설계된다.
그런데, 종래의 지연 동기 루프는 외부 클럭신호에 동기된 내부 클럭신호를 발생하도록 설계하더라도, 제조시에 공정/전압/온도 변화에 의해서 내부 클럭신호의 엣지에서 유효 데이터의 중심이 놓여서 발생되지 않게 되는 경우가 발생한다. 이러한 경우에 종래의 지연 동기 루프는 내부 클럭신호의 위상을 조절하기 위한 기생 캐패시터 및 퓨즈 등을 구비하여 기생 캐패시턴스의 값을 조절함으로써 내부 클럭신호의 엣지에서 유효 데이터의 중심이 놓여서 출력되게 하였다.
그러나, 이 방법은 기생 캐패시터의 캐패시턴스의 값을 정밀하게 조절하여야만 내부 클럭신호의 엣지에서 유효 데이터의 중심이 놓여서 출력될 수 있으므로 용이한 방법이 아니다.
본 발명의 목적은 내부에서 자동적으로 미세하게 내부 클럭신호의 위상을 조절할 수 있는 지연 동기 루프를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 지연 동기 루프는 외부 클럭신호와 제1내부 클럭신호의 위상 차를 검출하고 카운팅을 수행함에 의해서 발생되는 신호를 이용하여 상기 외부 클럭신호에 위상 동기되고 지연된 상기 제1내부 클럭신호를 발생하는 제1지연 동기 루프, 상기 제1내부 클럭신호와 제2내부 클럭신호의 위상 차를 검출하여 카운팅을 수행하는 위상 차 검출 및 카운팅 수단, 및 상기 외부 클럭신호와 상기 제1내부 클럭신호의 위상 차를 검출하고 카운팅을 수행함에 의해서 발생되는 신호와 상기 위상 차 검출 및 카운팅 수단으로부터 출력되는 신호를 가산함에 의해서 발생되는 신호를 이용하여 상기 제1내부 클럭신호의 위상을 보정하여상기 제2내부 클럭신호를 발생하는 제2지연 동기 루프를 구비하는 것을 특징으로 한다.
도1은 종래의 지연 동기 루프의 구성을 나타내는 블록도이다.
도2는 본 발명의 실시예의 지연 동기 루프의 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 지연 동기 루프를 설명하기 전에 종래의 지연 동기 루프를 설명하면 다음과 같다.
도1은 종래의 지연 동기 루프의 구성을 나타내는 블록도로서, 위상 차 검출 및 제어회로(100), 위상 선택 및 혼합회로(110), 및 클럭버퍼(120)로 구성되어 있다.
도1에서, 위상 차 검출 및 제어회로(100)는 위상 차 검출기(10), 업/다운 카운터(12), 디지털/아날로그 변환기(14), 및 선택신호 발생기(16)로 구성되고, 위상 선택 및 혼합회로(110)는 위상 선택기(18), 및 위상 혼합기(20)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 차 검출기(10)는 외부 클럭신호(ECLK)과 내부 클럭신호(ICLK)의 위상 차를 검출하여 내부 클럭신호(ICLK)의 위상이 외부 클럭신호(ECLK)의 위상보다 앞서면 다운 신호(D)를 발생하고, 내부 클럭신호(ICLK)의 위상이 외부 클럭신호(ECLK)의 위상보다 늦으면 업 신호(U)를 발생한다. 업/다운 카운터(12)는 업 신호(U)에 응답하여 업 카운팅을 수행하고, 다운 신호(D)에 응답하여 다운 카운팅을 수행하여 출력신호(C)를 발생한다. 디지털/아날로그 변환기(14)는 출력신호(C)를 아날로그 신호로 변환하여 신호(A)를 발생한다. 선택신호 발생기(16)는 출력신호(C)를 입력하여 선택신호(S)를 발생한다. 위상 선택기(18)는선택신호(S)에 응답하여 8개의 기준 클럭들중 두 개의 기준 클럭신호들(CLK1, CLK2)을 발생한다. 일반적으로, 기준 클럭신호들은 8개의 서로 다른 위상을 가지는 클럭신호들이고, 이들 사이의 위상 차는 45도이다. 위상 혼합기(20)는 아날로그 신호(A)에 응답하여 클럭신호들(CLK1, CLK2)을 혼합하여 클럭신호(CLK)를 발생한다. 즉, 이때 발생되는 클럭신호(CLK)의 위상은 클럭신호들(CLK1, CLK2)의 위상사이의 위상을 가진다. 클럭 버퍼(120)는 클럭신호(CLK)를 버퍼하여 내부 클럭신호(ICLK)를 발생한다.
그런데, 상술한 바와 같은 구성을 가지는 종래의 지연 동기 루프가 외부 클럭신호(ECLK)에 정확하게 동기된 내부 클럭신호(ICLK)를 발생하도록 구성되어 있다고 하더라도 온도/전압/공정 변화에 의해서 내부 클럭신호(ICLK)의 엣지에서 유효 데이터의 중심이 놓여서 출력되지 않는 경우가 발생한다.
또한, 업/다운 카운터(12)가 n비트의 출력신호를 발생하는 n비트 카운터라면 위상 혼합기(20)로부터 발생되는 클럭신호는 (외부 클럭신호의 주기/8)/2n단계로 조절된 클럭신호(CLK)가 되므로, 발생되는 내부 클럭신호(ICLK)의 위상 또한 제한적으로 조절될 수 밖에 없다.
그래서, 상술한 바와 같은 문제를 해결하기 위하여 클럭 버퍼(120)의 신호 라인에 기생 캐패시터 및 퓨즈 등을 구비한 지연 회로를 구비하고 기생 캐패시턴스의 값을 조절하여 내부 클럭신호(ICLK)의 위상을 조절함으로써 내부 클럭신호(ICLK)의 엣지에서 유효 데이터가 놓여서 출력되도록 하는 방법을 사용하였다.
그런데, 이 방법 또한 기생 캐패시터의 캐패시턴스의 값을 정밀하게 조절하여야만 내부 클럭신호(ICLK)의 엣지에서 유효 데이터가 놓여서 출력될 수 있으므로 용이한 방법이 아니다.
도2는 본 발명의 실시예의 지연 동기 루프의 구성을 나타내는 블록도로서, 도1의 구성에 위상 차 검출 및 제어회로(200), 위상 선택 및 혼합기(210), 클럭 버퍼(220), 위상 차 검출기(300), 및 업/다운 카운터(310)를 추가하여 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도2의 블록들중 도1에 나타낸 블록들과 동일한 번호를 가진 블록들의 기능은 도1의 기능과 동일하다.
업/다운 카운터(30)는 위상 차 검출기(10)로부터 출력되는 업 신호(U)에 응답하여 업 카운팅을 수행하고, 다운 신호(D)에 응답하여 다운 카운팅을 수행하여 출력신호(CC)를 발생한다. 위상 차 검출기(300)는 내부 클럭신호들(ICLK, IICLK)의 위상 차를 검출하여 내부 클럭신호(IICLK)의 위상이 내부 클럭신호(ICLK)의 위상보다 앞서는 경우에는 다운 신호(DD)를 발생하고, 내부 클럭신호(IICLK)의 위상이 내부 클럭신호(ICLK)의 위상보다 늦으면 업 신호(UU)를 발생한다. 카운터(310)는 업 신호(UU)에 응답하여 업 카운팅을 수행하고, 다운 신호(DD)에 응답하여 다운 카운팅을 수행한다. 가산기(32)는 업/다운 카운터(30)의 출력신호(CC)와 업/다운 카운터(310)의 출력신호(F)를 가산한다. 디지털/아날로그 변환기(34)는 가산기(32)의출력신호(EE)를 아날로그 신호(AA)로 변환한다. 선택신호 발생기(36)는 출력신호(EE)를 입력하여 선택신호(SS)를 발생한다. 위상 선택기(38)는 선택신호(SS)에 응답하여 기준 클럭신호들중의 2개의 기준 클럭신호들을 선택하여 클럭신호들(CLK3, CLK4)로 발생한다. 위상 혼합기(40)는 아날로그 신호(AA)에 응답하여 클럭신호들(CLK3, CLK4)을 혼합하여 클럭신호(CCLK)를 발생한다. 클럭버퍼(220)는 클럭신호(CCLK)를 버퍼하여 내부 클럭신호(IICLK)를 발생한다.
상술한 바와 같이 본 발명의 지연 동기 루프는 외부 클럭신호(ECLK)와 내부 클럭신호(ICLK)의 위상 차를 검출함에 의해서 외부 클럭신호(ECLK)에 동기된 내부 클럭신호(ICLK)를 발생하는 회로 구성과, 내부 클럭신호(ICLK)와 내부 클럭신호(IICLK)의 위상 차 및 외부 클럭신호(ECLK)와 내부 클럭신호(ICLK)의 위상 차를 검출하여 가산함에 의해서 발생되는 신호를 이용하여 내부 클럭신호(ICLK)의 위상의 어긋남을 보상하여 내부 클럭신호(ICLK)를 앞당기거나 지연하여 내부 클럭신호(IICLK)를 발생하는 회로 구성을 가진다.
본 발명의 가산기(32)는 업/다운 카운터들(30, 310)의 출력신호들(CC, F)을 가산함에 의해서 오버플로우(overflow) 또는 언더플로우(underflow)가 발생하여 "1...1" 또는 "0...0"의 출력신호를 발생할 수 있는데, 가산기(32)의 출력신호가 "1...1"에 도달하게 되면 업/다운 카운터들(30, 310)을 리셋시키고, 또한, 가산기(32)의 출력신호가 "0...0"에 도달하게 되는 경우에도 업/다운 카운터들(30, 310)을 리셋시키도록 구성됨이 바람직하다.
즉, 본 발명의 지연 동기 루프는 내부 클럭신호(IICLK)의 엣지에서 유효 데이터의 중심이 놓여서 출력되지 않는 경우에 내부에서 자동적으로 내부 클럭신호(IICLK)의 위상을 보정하여 발생되는 내부 클럭신호(IICLK)의 엣지에서 유효 데이터의 중심이 놓여서 출력되도록 할 수 있다.
또한, 본 발명의 지연 동기 루프는 내부 클럭신호(ICLK)의 위상이 (외부 클럭신호의 주기/8)/2n단계로 조절된 상태에서 내부 클럭신호(ICLK)의 위상의 어긋난 정도를 (외부 클럭신호의 주기/8)/2n단계로 보정하여 내부 클럭신호(IICLK)를 발생하기 때문에 내부 클럭신호(IICLK)의 위상을 미세하게 조절하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 지연 동기 루프는 내부에서 자동적으로 내부 클럭신호의 위상을 조절하여 내부 클럭신호의 엣지에서 유효 데이터의 중심이 놓여서 출력되도록 할 수 있다.
그리고, 본 발명의 지연 동기 루프는 내부 클럭신호를 보다 미세하게 조절하는 것이 가능하다.

Claims (4)

  1. 외부 클럭신호와 제1내부 클럭신호의 위상 차를 검출하고 카운팅을 수행함에 의해서 발생되는 신호를 이용하여 상기 외부 클럭신호에 위상 동기되고 지연된 상기 제1내부 클럭신호를 발생하는 제1지연 동기 루프;
    상기 제1내부 클럭신호와 제2내부 클럭신호의 위상 차를 검출하여 카운팅을 수행하는 위상 차 검출 및 카운팅 수단; 및
    상기 외부 클럭신호와 상기 제1내부 클럭신호의 위상 차를 검출하고 카운팅을 수행함에 의해서 발생되는 신호와 상기 위상 차 검출 및 카운팅 수단으로부터 출력되는 신호를 가산함에 의해서 발생되는 신호를 이용하여 상기 제1내부 클럭신호의 위상을 보정하여 상기 제2내부 클럭신호를 발생하는 제2지연 동기 루프를 구비하는 것을 특징으로 하는 지연 동기 루프.
  2. 제1항에 있어서, 상기 제1지연 동기 루프는
    상기 외부 클럭신호와 상기 제1내부 클럭신호의 위상 차를 검출하는 제1위상 차 검출기;
    상기 제1위상 차 검출기의 출력신호에 응답하여 업/다운 카운팅을 수행하는 제1업/다운 카운터;
    상기 제1업/다운 카운터의 출력신호를 아날로그 신호로 변환하는 제1디지털/아날로그 변환기;
    상기 제1업/다운 카운터의 출력신호를 입력하여 선택신호를 발생하는 제1선택신호 발생기;
    상기 제1선택신호 발생기로부터 출력되는 선택신호에 응답하여 복수개의 기준 클럭신호들중의 2개의 기준 클럭신호들을 선택하는 제1위상 선택기;
    상기 아날로그 신호에 응답하여 상기 2개의 기준 클럭신호들을 믹싱하는 제1위상 혼합기; 및
    상기 제1위상 혼합기의 출력신호를 버퍼하여 상기 제1내부 클럭신호를 발생하는 제1클럭 버퍼를 구비하는 것을 특징으로 하는 지연 동기 루프.
  3. 제2항에 있어서, 상기 위상 차 검출 및 카운팅 수단은
    상기 제1내부 클럭신호와 상기 제2내부 클럭신호의 위상 차를 검출하는 제2위상 차 검출기; 및
    상기 제2위상 차 검출기의 출력신호에 응답하여 업/다운 카운팅을 수행하는 제2업/다운 카운터를 구비하는 것을 특징으로 하는 지연 동기 루프.
  4. 제3항에 있어서, 상기 제2지연 동기 루프는
    상기 제1위상 차 검출기의 출력신호에 응답하여 업/다운 카운팅을 수행하는 제3업/다운 카운터;
    상기 제3업/다운 카운터의 출력신호와 상기 제2위상 차 검출기의 출력신호를 가산하는 가산기;
    상기 가산기의 출력신호를 아날로그 신호로 변환하는 제2디지털/아날로그 변환기;
    상기 가산기의 출력신호를 입력하여 선택신호를 발생하는 제2선택신호 발생기;
    상기 제2선택신호 발생기로부터 출력되는 선택신호에 응답하여 복수개의 기준 클럭신호들중의 2개의 기준 클럭신호들을 선택하는 제2위상 선택기;
    상기 아날로그 신호에 응답하여 상기 2개의 기준 클럭신호들을 믹싱하는 제2위상 혼합기; 및
    상기 제2위상 혼합기의 출력신호를 버퍼하여 상기 제2내부 클럭신호를 발생하는 제2클럭 버퍼를 구비하는 것을 특징으로 하는 지연 동기 루프.
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