WO2006041162A1 - ２つのｐｌｌを用いた微小時間差回路及び時間測定回路 - Google Patents

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Inventor
Yasuo Arai
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High Energy Accelerator Research Organization
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Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/06—Apparatus for measuring unknown time intervals by electric means by measuring phase

Definitions

  • the present invention relates to high-precision time measurement, and more particularly to a minute time difference circuit and a time measurement circuit using the same.
  • the simplest method for measuring time in a digital circuit is to operate a counter using a clock as shown in Fig. 1, and when the signal to be measured arrives, the value of the power counter at that time is stored in a register. It is a method to capture.
  • the time resolution in this case is determined by the clock cycle, for example 10 ns when a 100 MHz clock is used.
  • FIG. 2 is a circuit diagram of such a circuit.
  • the example shown in this figure is a 16-stage delay circuit, and the voltage control oscillation circuit is configured by the inverting circuits U1 to U16 and the US so that the oscillation frequency can be varied by the control voltage (vgn) obtained from the PLL circuit power.
  • this circuit is devised so that oscillation can occur at even stages, where oscillation cannot occur unless an odd number of phase inverters are used, and the rising edge of the signal is fl ⁇ f2 ⁇ f3 ⁇ . It changes in the order of ⁇ fl6 ⁇ fl, and a rising signal with a time interval of 1/16 of the reference clock can be obtained.
  • the time resolution can be set to 1 / N of the oscillation period. The resolution cannot be increased more than the delay time of the two-stage power inverting circuit.
  • Patent Document 1 Japanese Patent No. 2663397
  • An object of the present invention is to provide a minute time difference circuit and a time measurement circuit that can overcome the above-described problems of the prior art and improve the time resolution by one digit or more. Means for solving the problem
  • the minute time difference circuit includes a first phase-locked loop circuit including a voltage-controlled oscillation circuit that receives a predetermined reference clock signal and generates a first oscillation frequency, and the first phase synchronization loop circuit, A second phase-locked loop circuit including a voltage-controlled oscillation circuit that receives the same reference clock signal and generates a second oscillation frequency different from the first oscillation frequency, and includes the first phase-locked loop circuit and the second phase-locked loop circuit. It is characterized in that a minute time is obtained from the delay time difference of the output signal of the phase locked loop circuit.
  • a time measuring circuit receives a first phase-locked loop circuit including a voltage-controlled oscillator circuit that generates a first oscillation frequency, and the same reference clock signal as the first phase-locked loop circuit, A second phase-locked loop circuit having a voltage-controlled oscillation circuit that generates a second oscillation frequency different from the first oscillation frequency, and each of the first phase-locked loop circuit and the second phase-locked loop circuit
  • a delay line comprising a plurality of variable delay circuits connected in series so that each output signal is input next, and each variable delay circuit in each delay line depends on the output signal of the associated phase-locked loop circuit
  • the delay time is controlled, and the first variable delay circuit in each delay line receives one of two signals to obtain the time difference, and the variable delay circuit that changes simultaneously in each delay line.
  • Another time measurement circuit is a first voltage control comprising a plurality of N1 stage delay circuit powers.
  • An oscillation circuit, an output of the first voltage controlled oscillation circuit, a first frequency dividing circuit for multiplying the frequency by a plurality of Ml, an output of the first frequency dividing circuit and a reference clock, and an output of these signals A first phase-locked loop circuit including a phase frequency detector that feeds back a phase difference to the first voltage-controlled oscillation circuit; a second voltage-controlled oscillation circuit including a plurality of N2 stage delay circuits; and the second voltage control.
  • a second phase-synchronous loop circuit including a phase frequency detector that feeds back to the circuit, and a counter circuit that receives an external signal and receives the output of the first frequency dividing circuit as a clock input signal and performs a rough time measurement.
  • a latch and a phase selection circuit for receiving an output signal of each stage of the delay circuit in the voltage controlled oscillation circuit and performing fine time measurement, and for each of the first phase locked loop circuit and the second phase locked loop circuit, A first delay line and a second delay line made up of a plurality of variable delay circuits connected in series so that an output signal is input next; a delay time of which is controlled by an output signal of a related phase-locked loop circuit;
  • the first variable delay circuit in the first delay line is the output of the stage of the delay circuit in the first voltage controlled oscillation circuit determined by the latch and the phase selection circuit at the timing closest to the rising edge of the external signal.
  • the first variable delay circuit in the second delay line is received by the first delay line in the first and second delay lines by the latch and the phase selection circuit.
  • Ultra-fine time measurement by receiving the external signal whose delay is adjusted so as to follow the signal and checking which delay circuit output in the first and second delay lines has the signal arrival time reversed. It is characterized by performing.
  • the time difference is further an integer N / N of the delay time. Can be. This makes it possible to generate a signal with a smaller time difference and perform time measurement.
  • FIG. 1 is a diagram for explaining an example of time measurement by a conventional counter.
  • FIG. 2 is a diagram for explaining a time measurement circuit using a conventional PLL.
  • FIG. 3 is a block diagram showing an example of a configuration of a minute time difference circuit according to the present invention.
  • FIG. 4 is a block diagram showing an example of a configuration of a time measuring circuit according to the present invention.
  • FIG. 5 is a circuit diagram showing an example of a configuration of a latch and a phase selection circuit.
  • FIG. 3 is a block diagram showing an example of the configuration of the minute time difference circuit according to the present invention.
  • the minute time difference circuit 1 includes a first phase-locked loop (PLL) circuit 2, a second PLL circuit 3, and a double delay line ⁇ .
  • PLL phase-locked loop
  • the first PLL circuit 2 includes a voltage controlled oscillation circuit (VCO) 21, a frequency dividing circuit 22, and a phase frequency detector (PFD) 23.
  • VCO voltage controlled oscillation circuit
  • PFD phase frequency detector
  • the VC021 is composed of an N1 stage delay circuit, and the oscillation output signal is frequency-divided by a frequency dividing circuit 22 to a frequency of 1 / Ml and input to the PFD 23.
  • a reference clock with a period TO is also input to PFD23.
  • PFD23 detects the phase difference between these two input signals and feeds back phase difference voltage signal vgnl to VC021. By changing vgnl, the output signal of frequency divider 22 is frequency-phase synchronized with the reference clock. If the output cycle of VC021 at this time is T1,
  • the delay time TD1 per stage of VC021 is a delay circuit with VC021 being N1 stages.
  • the second PLL circuit 3 has the same configuration as the first PLL circuit 2 and includes a voltage controlled oscillation circuit (VCO) 31, a frequency dividing circuit 32, and a phase frequency detector (PFD) 33.
  • VCO voltage controlled oscillation circuit
  • PFD phase frequency detector
  • VC031 is composed of an N2 stage delay circuit, and its output is frequency-divided by a frequency dividing circuit 32 to M1 / 2 frequency and input to the PFD 33.
  • the PFD33 also receives a reference clock having the same period TO as that input to the PFD23 of the first PLL circuit 2.
  • the PFD33 detects the phase difference between these two input signals and feeds back the phase difference voltage signal vgn2 to the VC031. By changing vgn2, the output signal of the frequency divider 32 is synchronized in frequency and phase with the reference clock. If the output cycle of VC031 at this time is T2,
  • the delay time TD2 per stage of VC031 is based on the fact that VC031 is composed of N2 stage delay circuit
  • any ⁇ ⁇ can be realized by appropriately selecting the values of Nl, ⁇ 2, Ml, ⁇ 2.
  • the conventional circuit is capable of obtaining only a delay of TD1.
  • a delay of an integer fraction of the value can be obtained.
  • ⁇ is chosen to be a power of 2
  • the double delay line unit 4 is used.
  • FIG. 4 is a block diagram showing an example of the configuration of such a time measuring circuit according to the present invention.
  • the time measurement circuit includes a first PLL circuit 41, a second PLL circuit 42, a double delay line unit 43, a latch and phase selection circuit 44, and a counter circuit 45.
  • the first PLL circuit 41 and the second PLL circuit 42 may have the same configuration as the first PLL circuit 2 and the second PLL circuit 3 shown in FIG. 3, and may include VC046, a frequency dividing circuit 47, a PFD 48, The VC049, the frequency dividing circuit 50, and the PFD 51 may be the same as the VC021, the frequency dividing circuit 22, the PFD23, the VC021, the frequency dividing circuit 22, and the PFD23 shown in FIG.
  • a 10 MHz clock is used as a reference clock used for the first PLL circuit 41 and the second PLL circuit 42.
  • This frequency is first increased to 170 MHz by 17 times using the first PLL circuit 41.
  • FIG. 5 is a circuit diagram showing an example of the configuration of the latch and phase selection circuit.
  • the external signal is latched in the flip-flop by the fl to fl6 signals from the first VC046.
  • the output of the first stage flip-flop may become unstable for a short time depending on the timing of the change of the external signal, so it can be stabilized by the second stage flip-flop that is 180 degrees out of phase with the first stage clock. Let it latch.
  • This output becomes fine time data, and by taking this logical sum, the signal at the closest timing (after 180 degrees from the rising edge) after the rising edge of the external signal can be selected (cout).
  • the external signal is output as hout after the delay is adjusted.
  • the cout signal is adjusted so as to pass the hout signal within the double delay line unit 43.
  • the same delay circuit as DAx and DBx in Fig. 3 can be used.
  • the flip-flop output in the double delay line unit 43 is latched, and the ultrafine time measurement is performed by checking at which tap position the signal arrival time has been reversed. .

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

  １桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。

Description

明 細 書
2つの PLLを用いた微小時間差回路及び時間測定回路
技術分野
[0001] 本発明は、高精度時間計測に関し、特に微小時間差回路と、これを使用する時間 測定回路に関する。
背景技術
[0002] 科学計測機器、自動車や航空機等の距離測定装置、 TOF (Time Of Flight) による元素分析器等におけるデジタル回路においては、入力信号の時間を高精度 に測定する必要がある。
[0003] 一般に、デジタル回路において時間を測定する最も簡単な方法は、図 1に示すよう にクロックを用いてカウンタを動作させ、測定したい信号が到達したときにその時の力 ゥンタの値をレジスタに取り込む方法である。し力しながら、この場合の時間分解能（ 最小時間単位）は、クロックの周期で決まってしまい、例えば 100MHzのクロックを使 用した場合では 10nsとなる。
[0004] 基準クロック周期よりも短 、時間単位の時間測定を行うために、例えば、特開平 7— 283697号「電圧制御発振回路及びこれを用いた信号検出器」明細書に記載されて いるような、 PLL (Phase Locked Loop :位相同期ループ）回路内の電圧制御発 振回路を用い、発振周期の整数 N分の 1の遅延信号を得る回路が開発されている。 図 2は、このような回路の回路図である。この図に示す例は、 16段の遅延回路であり 、反転回路 U1〜U16及び USにより電圧制御発振回路を構成し、 PLL回路力 得ら れる制御電圧 (vgn)により発振周波数が可変できるようになつている。また、この回路 は、通常奇数段の位相反転回路を用いなければ発振を起こせないところを、偶数段 で発振が起こるように工夫したもので、信号の立ち上がりが fl→f2→f3→. . .→fl6 →flの順番で変化し、基準クロックの 16分の 1の時間間隔を持った立ち上がり信号 を得ることができる。この場合、時間分解能は発振周期の N分の 1とすることができる 力 反転回路 2段の遅延時間よりも分解能を上げることはできない。通常の CMOS回 路では、 1段の反転回路の遅延時間は 0. 2ns程度なので、 2段の反転回路（= 1段 の遅延回路）の遅延時間は 0. 4ns程度となる。
特許文献 1：特許第 2663397号公報
発明の開示
発明が解決しょうとする課題
[0005] 上述したような従来技術の回路でさらに時間分解法を上げるためには、より高速の 集積回路プロセス技術を用い、クロック周波数を上げること等が必要となる。しかしな がら、ゲートの遅延時間の減少には当然ながら限界があり、消費電力が増えたり、製 造コストが高額になってしまうといった問題があった。
[0006] 本発明の目的は、上述したような従来技術の問題を克服し、 1桁以上時間分解能を 向上させることができる微小時間差回路及び時間測定回路を提供することである。 課題を解決するための手段
[0007] 本発明による微小時間差回路は、所定の基準クロック信号を受け、第 1発振周波数 を発生する電圧制御発振回路を具える第 1位相同期ループ回路と、前記第 1位相同 期ループ回路と同じ基準クロック信号を受け、前記第 1発振周波数と異なる第 2発振 周波数を発生する電圧制御発振回路を具える第 2位相同期ループ回路とを具え、前 記第 1位相同期ループ回路と前記第 2位相同期ループ回路の出力信号の遅延時間 差から微小時間を得ることを特徴とする。
[0008] 本発明による時間測定回路は、第 1発振周波数を発生する電圧制御発振回路を具 える第 1位相同期ループ回路と、前記第 1位相同期ループ回路と同じ基準クロック信 号を受け、前記第 1発振周波数と異なる第 2発振周波数を発生する電圧制御発振回 路を具える第 2位相同期ループ回路とを具え、前記第 1位相同期ループ回路及び前 記第 2位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように 直列に接続された複数の可変遅延回路力 成る遅延線を具え、各遅延線における 各々の可変遅延回路は、関係する位相同期ループ回路の出力信号によって遅延時 間を制御され、各遅延線における最初の可変遅延回路は、時間差を得ようとする 2つ の信号のうち一方を受け、各々の遅延線において同時に変化する可変遅延回路の 出力を見つけることにより、前記 2つの信号の時間差を決定することを特徴とする。
[0009] 本発明による他の時間測定回路は、複数 N1段の遅延回路力 成る第 1電圧制御 発振回路と、前記第 1電圧制御発振回路の出力を受け、その周波数を複数 Ml倍す る第 1分周回路と、前記第 1分周回路の出力と基準クロックとを受け、これらの信号の 位相差を前記第 1電圧制御発振回路に帰還する位相周波数検出器とを具える第 1 位相同期ループ回路と、複数 N2段の遅延回路から成る第 2電圧制御発振回路と、 前記第 2電圧制御発振回路の出力を受け、その周波数を複数 M2倍する第 2分周回 路と、前記第 2分周回路の出力と基準クロックとを受け、これらの信号の位相差を前 記第 2電圧制御発振回路に帰還する位相周波数検出器とを具える第 2位相同期ル ープ回路と、外部信号を受けると共に、前記第 1分周回路の出力をクロック入力信号 として受け、粗時間測定を行うカウンタ回路と、前記外部信号を受けると共に、前記 第 1電圧制御発振回路における遅延回路の各段の出力信号を受け、微細時間測定 を行うラッチ及び位相選択回路とを具え、前記第 1位相同期ループ回路及び前記第 2位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように直列 に接続された複数の可変遅延回路から成る第 1及び第 2遅延線を具え、関係する位 相同期ループ回路の出力信号によって遅延時間を制御され、前記第 1遅延線にお ける最初の可変遅延回路は、前記ラッチ及び位相選択回路により決定された、前記 外部信号に立ち上がりに最も近いタイミングの前記第 1電圧制御発振回路における 遅延回路の段の出力信号を受け、前記第 2遅延線における最初の可変遅延回路は 、前記ラッチ及び位相選択回路により、前記第 1及び第 2遅延線内で前記第 1遅延 線が受けた信号を追 、抜けるように遅延を調整された前記外部信号を受け、前記第 1及び第 2遅延線内のどの遅延回路の出力において信号の到着時間が逆転したか を調べることによって超微細時間測定を行うことを特徴とする。
発明の効果
従来の集積回路中の PLL素子を使用した時間測定回路では、遅延回路の遅延時 間以下の時間精度を得ることはできな力つた。本発明によれば、 2つの電圧制御発 振回路で使用される遅延回路のそれぞれの遅延時間は従来技術と同程度のもので あっても、その時間差は、遅延時間のさらに整数 N分の 1にすることができる。これに より、より微小な時間差の信号発生や時間測定を行うことができるようになる。
図面の簡単な説明 [0011] [図 1]従来のカウンタによる時間測定例を説明する図である。
[図 2]従来の PLLを用いた時間測定回路を説明する図である。
[図 3]本発明による微小時間差回路の構成の一例を示すブロック図である。
[図 4]本発明による時間測定回路の構成の一例を示すブロック図である。
[図 5]ラッチ及び位相選択回路の構成の一例を示す回路図である。
符号の説明
[0012] 1 微小時間差回路
2、 41 第 1PLL回路
3、 42 第 2PLL回路
4、 43 二重遅延ライン部
21、 31、 46、 49 VCO
22、 32、 47、 50 分周回路
23、 33、 48、 51 PFD
44 ラッチ及び位相選択回路
45 カウンタ回路
発明を実施するための最良の形態
[0013] 図 3は、本発明による微小時間差回路の構成の一例を示すブロック図である。微小 時間差回路 1は、第 1位相同期ループ (PLL)回路 2と、第 2PLL回路 3と、二重遅延 ライン咅 とを具える。
[0014] 第 1PLL回路 2は、電圧制御発振回路 (VCO) 21と、分周回路 22と、位相周波数 検出器 (PFD) 23とを具える。 VC021は、 N1段の遅延回路で構成され、その発振 出力信号は分周回路 22により Ml分の 1の周波数に分周され、 PFD23に入力され る。 PFD23には周期 TOの基準クロックも入力され、 PFD23はこれら 2つの入力信号 の位相差を検出し、位相差電圧信号 vgnlを VC021に帰還する。 vgnlを変化させ ることにより、分周回路 22の出力信号を基準クロックに周波数位相同期させる。このと きの VC021の出力の周期を T1とすると、
T1 =T0/M1 (1)
となる。また、 VC021の 1段あたりの遅延時間 TD1は、 VC021が N1段の遅延回路 力ら成ること力ら、
TD1=T1/N1 (2)
となる。
[0015] 第 2PLL回路 3は、第 1PLL回路 2と同様の構成で、電圧制御発振回路 (VCO) 31 と、分周回路 32と、位相周波数検出器 (PFD) 33とを具える。 VC031は、 N2段の遅 延回路で構成され、その出力は分周回路 32により M2分の 1の周波数に分周され、 PFD33に入力される。 PFD33には第 1PLL回路 2の PFD23に入力されるのと同じ 周期 TOの基準クロックも入力され、 PFD33はこれら 2つの入力信号の位相差を検出 し、位相差電圧信号 vgn2を VC031に帰還する。 vgn2を変化させることにより、分周 回路 32の出力信号を基準クロックに周波数位相同期させる。このときの VC031の出 力の周期を T2とすると、
T2=T0/M2 (3)
となる。また、 VC031の 1段あたりの遅延時間 TD2は、 VC031が N2段の遅延回路 力ら成ること力ら、
TD2=T2/N2 (4)
となる。
[0016] TD2と TD1の時間差 ΔΤは、式（2)及び（4)より、
AT=TD2-TD1
=T2/N2-T1/N1
となる。これに式（1)、（2)及び（3)を代入すると、
ΔΤ=Τ0/(Μ2·Ν2) -T1/N1
= (Τ1·Μ1)/(Μ2·Ν2) -Tl/Nl
= (T1/N1) ((Ν1·Μ1)/(Μ2·Ν2)-1)
となる。ここで簡単のためN1=N2 = M2 = N、 Μ1=Ν+1とすると、
ΔΤ=Τ1/(Ν·Ν)=Τϋ1(1/Ν) (5)
となり、 VC021の発振周期 Tlの Νの二乗分の 1、遅延回路の遅延時間 TD1の Ν分 の 1の時間差が得られる。
[0017] 同様に、 Ν1=Ν2 = Μ2 = Ν、 Μ1=Ν + 2とすると、 ΔΤ=Τϋ1 (2/Ν)
となり、 TD1の Ν分の 2の時間差が得られる。他に、 Nl、 Ν2、 Ml、 Μ2の値を適当 に選ぶことで、任意の ΔΤを実現することも可能である。
[0018] このように従来の回路では TD1の遅延しか得られな力つたもの力 本発明による微 小時間差回路により、その値のさらに整数 Ν分の 1の遅延が得られる。特に、 Νを 2の 累乗に選べば、後段のデジタル処理を非常に容易にすることができる。例えば式（5) で、 Ν= 16とすると、 Tl、 TD1、 ΔΤがそれぞれ 16倍ずつ違う値を持つことになる。
[0019] このようにして得られた時間差を実際に利用するために、二重遅延ライン部 4が使 用される。 DAx、 DBx (x= l, 2, 3. . . )は、 VC021、 VC031で使用される可変遅 延回路と同じもので、反転素子 2段より成る。このとき、信号 s i— Xと s2— Xが同時に 変化する（Tlx=T2x)タップ Xを見いだす回路を用いれば、 si— 0と s2— 0の時間差 を Δ Tの精度で知ることができる。
[0020] 図 3に示したような微小時間差回路によって得られる微小時間差信号を用いて超 微細な時間測定を行うことができるが、この回路だけで広い時間範囲をカバーすると 、回路規模が大きくなりすぎ、また時間精度も悪くなるので、通常は、図 1及び図 2に お!、て示した従来例のように、カウンタや電圧制御発振回路と組み合わせた回路構 成を取るのが好適である。図 4は、このような本発明による時間測定回路の構成の一 例を示すブロック図である。本時間測定回路は、第 1PLL回路 41と、第 2PLL回路 4 2と、二重遅延ライン部 43と、ラッチ及び位相選択回路 44と、カウンタ回路 45とを具 える。
[0021] 第 1PLL回路 41及び第 2PLL回路 42は、図 3に示す第 1PLL回路 2及び第 2PLL 回路 3と同様の構成であってもよぐこれらが具える VC046、分周回路 47、 PFD48 、 VC049、分周回路 50及び PFD51は、図 3に示す VC021、分周回路 22、 PFD2 3、 VC021、分周回路 22及び PFD23と同様のものであってもよい。
[0022] 本実施例においては、例として、第 1PLL回路 41及び第 2PLL回路 42に用いる基 準クロックとして 10MHzのクロックを使用する。この周波数を第 1PLL回路 41によりま ず 17倍の 170MHzに上げる。この 170MHzのクロックを使用して、カウンタ回路 45 で、分解能 5. 9ns ( = lZl70MHz)の粗時間測定を行う。 [0023] 次に、第 1PLL回路 41を構成する 16段より成る VC046から得られる遅延信号出 力 fl〜fl6を用いて、ラッチ及び位相選択回路 44において、分解能 368ps ( = 5. 9 ns/16)の微細時間測定を行う。
[0024] 一方、第 2PLL回路 42では、分周が 16分の 1に設定されているので、 160MHzで 発振し、 1段あたりの遅延時間は 391ps( = lZl60MHzZl6)となる。したがって、 二重遅延ライン部 43では、 AT= 391ps— 368ps = 23psの時間単位での測定が行 われる。このように、粗時間測定、微細時間測定、超微細時間測定と、それぞれ、 5. 9nsZbit、 368psZbit、 23psZbitと 16倍ずつ分解能の違う測定が行われる。
[0025] 次に、微細時間のラッチと、二重遅延ライン部 43に供給するための信号を第 1VC 041の出力信号力も取り出すための位相選択とを行う、ラッチ及び位相選択回路 44 を説明する。図 5は、ラッチ及び位相選択回路の構成の一例を示す回路図である。ま ず、外部信号を第 1VC046からの fl〜fl6信号によりフリップフロップにラッチする。 1段目のフリップフロップの出力は、外部信号の変化のタイミングにより、短時間不安 定になることがあるので、 1段目のクロックと位相を 180度ずらした 2段目のフリップフ ロップにより安定にラッチさせる。この出力が微細時間データとなり、この論理和をとる ことにより、外部信号の立ち上がり後の最も近いタイミング (から 180度遅れた)の信号 を fl〜fl6の中力 選択することができる（cout)。また、外部信号は、遅延を調整さ れた後、 houtとして出力される。この遅延調整は、 cout信号が hout信号を二重遅延 ライン部 43内で追い抜けるように調整する。この遅延調整では、図 3の DAx、 DBxと 同様の遅延回路を用いることができる。
[0026] 最後に、二重遅延ライン部 43内のフリップフロップ出力をラッチし、どのタップ位置 にお!/、て信号の到着時刻が逆転したかを調べることにより、超微細時間測定が行わ れる。
[0027] 上記実施例において示した数値は説明を明瞭にするための単なる例であり、本発 明はこれらに限定されな!、ことは当然である。

Claims

請求の範囲
[1] 所定の基準クロック信号を受け、第 1発振周波数を発生する電圧制御発振回路を 具える第 1位相同期ループ回路と、前記第 1位相同期ループ回路と同じ基準クロック 信号を受け、前記第 1発振周波数と異なる第 2発振周波数を発生する電圧制御発振 回路を具える第 2位相同期ループ回路とを具え、前記第 1位相同期ループ回路と前 記第 2位相同期ループ回路の出力信号の遅延時間差力 微小時間を得ることを特 徴とする微小時間差回路。
[2] 第 1発振周波数を発生する電圧制御発振回路を具える第 1位相同期ループ回路と 、前記第 1位相同期ループ回路と同じ基準クロック信号を受け、前記第 1発振周波数 と異なる第 2発振周波数を発生する電圧制御発振回路を具える第 2位相同期ループ 回路とを具え、前記第 1位相同期ループ回路及び前記第 2位相同期ループ回路の 各々に関して、出力信号が各々次に入力されるように直列に接続された複数の可変 遅延回路から成る遅延線を具え、各遅延線における各々の可変遅延回路は、関係 する位相同期ループ回路の出力信号によって遅延時間を制御され、各遅延線にお ける最初の可変遅延回路は、時間差を得ようとする 2つの信号のうち一方を受け、各 々の遅延線において同時に変化する可変遅延回路の出力を見つけることにより、前 記 2つの信号の時間差を決定することを特徴とする時間測定回路。
[3] 複数 N1段の遅延回路力 成る第 1電圧制御発振回路と、前記第 1電圧制御発振 回路の出力を受け、その周波数を複数 Ml倍する第 1分周回路と、前記第 1分周回 路の出力と基準クロックとを受け、これらの信号の位相差を前記第 1電圧制御発振回 路に帰還する位相周波数検出器とを具える第 1位相同期ループ回路と、複数 N2段 の遅延回路から成る第 2電圧制御発振回路と、前記第 2電圧制御発振回路の出力を 受け、その周波数を複数 M2倍する第 2分周回路と、前記第 2分周回路の出力と基 準クロックとを受け、これらの信号の位相差を前記第 2電圧制御発振回路に帰還する 位相周波数検出器とを具える第 2位相同期ループ回路と、外部信号を受けると共に 、前記第 1分周回路の出力をクロック入力信号として受け、粗時間測定を行うカウンタ 回路と、前記外部信号を受けると共に、前記第 1電圧制御発振回路における遅延回 路の各段の出力信号を受け、微細時間測定を行うラッチ及び位相選択回路とを具え 、前記第 1位相同期ループ回路及び前記第 2位相同期ループ回路の各々に関して 、出力信号が各々次に入力されるように直列に接続された複数の可変遅延回路力 成る第 1及び第 2遅延線を具え、関係する位相同期ループ回路の出力信号によって 遅延時間を制御され、前記第 1遅延線における最初の可変遅延回路は、前記ラッチ 及び位相選択回路により決定された、前記外部信号に立ち上がりに最も近いタイミン グの前記第 1電圧制御発振回路における遅延回路の段の出力信号を受け、前記第 2遅延線における最初の可変遅延回路は、前記ラッチ及び位相選択回路により、前 記第 1及び第 2遅延線内で前記第 1遅延線が受けた信号を追い抜けるように遅延を 調整された前記外部信号を受け、前記第 1及び第 2遅延線内のどの遅延回路の出 力にお 、て信号の到着時間が逆転したかを調べることによって超微細時間測定を行 うことを特徴とする時間測定回路。
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