JPH0993098A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH0993098A JPH0993098A JP7273420A JP27342095A JPH0993098A JP H0993098 A JPH0993098 A JP H0993098A JP 7273420 A JP7273420 A JP 7273420A JP 27342095 A JP27342095 A JP 27342095A JP H0993098 A JPH0993098 A JP H0993098A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- path
- delay time
- circuit
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 所望する任意の分解能をもつ可変遅延回路を
提供する。 【解決手段】 それぞれ入力端子２１に入力した信号を
出力端子２２に送る経路Ａ、Ｂ、各経路Ａ、Ｂをセレク
ト信号により切り替える選択部２４３を備える可変遅延
部２４と、それぞれ経路Ａ、Ｂの少なくとも一部の遅延
時間のｘ倍、ｙ倍の発振周期をもつリング発振器２５、
２９と、それぞれ第１クロック信号とリング発振器２５
の出力、第２クロック信号とリング発振器２９の出力の
位相を比較する位相比較回路２７、３１と、それぞれ位
相比較回路２７、３１の位相比較結果からリング発振器
２５、２９の発振周期が第１クロック信号、第２のクロ
ック信号の周期と等しくなるようにリング発振器２５、
２９の発振周期を制御すると共に経路Ａ、Ｂの遅延時間
を制御する遅延時間制御回路２８、３２とを備える。
提供する。 【解決手段】 それぞれ入力端子２１に入力した信号を
出力端子２２に送る経路Ａ、Ｂ、各経路Ａ、Ｂをセレク
ト信号により切り替える選択部２４３を備える可変遅延
部２４と、それぞれ経路Ａ、Ｂの少なくとも一部の遅延
時間のｘ倍、ｙ倍の発振周期をもつリング発振器２５、
２９と、それぞれ第１クロック信号とリング発振器２５
の出力、第２クロック信号とリング発振器２９の出力の
位相を比較する位相比較回路２７、３１と、それぞれ位
相比較回路２７、３１の位相比較結果からリング発振器
２５、２９の発振周期が第１クロック信号、第２のクロ
ック信号の周期と等しくなるようにリング発振器２５、
２９の発振周期を制御すると共に経路Ａ、Ｂの遅延時間
を制御する遅延時間制御回路２８、３２とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は論理回路における
位相調整等に用いられる可変遅延回路に関する。
位相調整等に用いられる可変遅延回路に関する。
【０００２】
【従来の技術】従来の可変遅延回路は、一般に図８また
は図９に示すように構成される。図８及び図９におい
て、１１は伝送信号入力端子、１２は伝送信号出力端
子、１３、１４は遅延回路、１５はセレクト信号入力端
子、１６はセレクタである。
は図９に示すように構成される。図８及び図９におい
て、１１は伝送信号入力端子、１２は伝送信号出力端
子、１３、１４は遅延回路、１５はセレクト信号入力端
子、１６はセレクタである。
【０００３】図８において、入力端子１１に入力された
伝送信号はセレクタ１６の一方の入力端に供給されると
共に、遅延回路１３を介してセレクタ１６の他方の入力
端に供給される。
伝送信号はセレクタ１６の一方の入力端に供給されると
共に、遅延回路１３を介してセレクタ１６の他方の入力
端に供給される。
【０００４】セレクタ１６はセレクト信号入力端子１５
からのセレクト信号に応じて、入力端子１１からの信
号、遅延回路１３からの信号のうちいずれか一方の信号
を選択して出力端子１２に出力する。
からのセレクト信号に応じて、入力端子１１からの信
号、遅延回路１３からの信号のうちいずれか一方の信号
を選択して出力端子１２に出力する。
【０００５】また、図９において、入力端子１１に入力
された伝送信号は遅延回路１３を介してセレクタ１６の
一方の入力端に供給されると共に、遅延回路１３の遅延
時間とは異なる遅延時間を有する遅延回路１４を介して
セレクタ１６の他方の入力端に供給される。
された伝送信号は遅延回路１３を介してセレクタ１６の
一方の入力端に供給されると共に、遅延回路１３の遅延
時間とは異なる遅延時間を有する遅延回路１４を介して
セレクタ１６の他方の入力端に供給される。
【０００６】セレクタ１６はセレクト信号入力端子１５
からのセレクト信号に応じて、遅延回路１３で遅延され
た信号または遅延回路１４で遅延された信号のうちいず
れか一方の信号を選択して出力端子１２に出力する。
からのセレクト信号に応じて、遅延回路１３で遅延され
た信号または遅延回路１４で遅延された信号のうちいず
れか一方の信号を選択して出力端子１２に出力する。
【０００７】図８の可変遅延回路では、遅延回路１３の
遅延時間が可変遅延回路の遅延時間の分解能となる。ま
た、図９の可変遅延回路では、遅延時間の分解能は遅延
回路１３の遅延時間と遅延回路１４の遅延時間の差によ
る特定の値となる。いずれの回路構成であっても、遅延
時間の分解能が特定の値に限定されてしまい、汎用性の
面で効率が悪い。
遅延時間が可変遅延回路の遅延時間の分解能となる。ま
た、図９の可変遅延回路では、遅延時間の分解能は遅延
回路１３の遅延時間と遅延回路１４の遅延時間の差によ
る特定の値となる。いずれの回路構成であっても、遅延
時間の分解能が特定の値に限定されてしまい、汎用性の
面で効率が悪い。
【０００８】
【発明が解決しようとする課題】以上述べたように従来
の可変遅延回路では、遅延時間の分解能が特定の値に限
定されるという問題点があった。
の可変遅延回路では、遅延時間の分解能が特定の値に限
定されるという問題点があった。
【０００９】この発明の目的は、上記の問題点を解決
し、所望する任意の分解能をもつことのできる可変遅延
回路を提供することにある。
し、所望する任意の分解能をもつことのできる可変遅延
回路を提供することにある。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、この発明に係る可変遅延回路は、少なくとも、入力
端子２１に入力された信号を出力端子２２に供給する遅
延時間可変の経路Ａ、入力端子２１に入力された信号を
出力端子２２に供給する遅延時間可変の経路Ｂを備え、
経路Ａ，Ｂのいずれか一方をセレクト信号に応じて選択
する機能を有する可変遅延部２４と、経路Ａの少なくと
も一部の遅延時間のｘ（ｘは任意の正の数）倍の発振周
期をもつ発振周期可変のリング発振器２５と、第１クロ
ック信号とリング発振器２５の出力の位相を比較する位
相比較回路２７と、位相比較回路２７の比較結果に基づ
いて、リング発振器２５の発振周期が第１クロック信号
の周期と等しくなるようにリング発振器２５の発振周期
を制御すると共に、経路Ａの遅延時間を制御する遅延時
間制御回路２８と、経路Ｂの少なくとも一部の遅延時間
のｙ（ｙは任意の正の数）倍の発振周期をもつ発振周期
可変のリング発振器２９と、第２クロック信号とリング
発振器２９の出力の位相を比較する位相比較回路３１
と、位相比較回路３１の比較結果に基づいて、リング発
振器２９の発振周期が第２クロック信号の周期と等しく
なるようにリング発振器２９の発振周期を制御すると共
に、経路Ｂの遅延時間を制御する遅延時間制御回路３２
とを備えて構成される。
に、この発明に係る可変遅延回路は、少なくとも、入力
端子２１に入力された信号を出力端子２２に供給する遅
延時間可変の経路Ａ、入力端子２１に入力された信号を
出力端子２２に供給する遅延時間可変の経路Ｂを備え、
経路Ａ，Ｂのいずれか一方をセレクト信号に応じて選択
する機能を有する可変遅延部２４と、経路Ａの少なくと
も一部の遅延時間のｘ（ｘは任意の正の数）倍の発振周
期をもつ発振周期可変のリング発振器２５と、第１クロ
ック信号とリング発振器２５の出力の位相を比較する位
相比較回路２７と、位相比較回路２７の比較結果に基づ
いて、リング発振器２５の発振周期が第１クロック信号
の周期と等しくなるようにリング発振器２５の発振周期
を制御すると共に、経路Ａの遅延時間を制御する遅延時
間制御回路２８と、経路Ｂの少なくとも一部の遅延時間
のｙ（ｙは任意の正の数）倍の発振周期をもつ発振周期
可変のリング発振器２９と、第２クロック信号とリング
発振器２９の出力の位相を比較する位相比較回路３１
と、位相比較回路３１の比較結果に基づいて、リング発
振器２９の発振周期が第２クロック信号の周期と等しく
なるようにリング発振器２９の発振周期を制御すると共
に、経路Ｂの遅延時間を制御する遅延時間制御回路３２
とを備えて構成される。
【００１１】前記構成において、経路Ａはｎ（ｎは自然
数）個の可変遅延素子Ｔａを介在し、経路Ｂはｍ（ｍは
自然数）個の可変遅延素子Ｔｂを介在し、リング発振器
２５は経路Ａと同一の可変遅延素子Ｔａをｘ’（ｘ’は
自然数）個直列に接続して、その出力を反転して入力側
に帰還して構成し、遅延時間制御回路２８は経路Ａの可
変遅延素子Ｔａ及びリング発振器２５の各可変遅延素子
Ｔａの遅延時間を同時に制御し、リング発振器２９は経
路Ｂと同一の可変遅延素子Ｔｂをｙ’（ｙ’は自然数
で、第１クロック信号の周期Ｔ1 、第２クロック信号の
周期Ｔ2 に対し、Ｔ1 ×ｘ’／ｎ≠Ｔ2 ×ｙ’／ｍ）個
直列に接続して、その出力を反転して入力側に帰還して
構成し、遅延時間制御回路３２は経路Ｂの可変遅延素子
Ｔｂ及びリング発振器２９の各可変遅延素子Ｔｂの遅延
時間を同時に制御することを特徴とする。
数）個の可変遅延素子Ｔａを介在し、経路Ｂはｍ（ｍは
自然数）個の可変遅延素子Ｔｂを介在し、リング発振器
２５は経路Ａと同一の可変遅延素子Ｔａをｘ’（ｘ’は
自然数）個直列に接続して、その出力を反転して入力側
に帰還して構成し、遅延時間制御回路２８は経路Ａの可
変遅延素子Ｔａ及びリング発振器２５の各可変遅延素子
Ｔａの遅延時間を同時に制御し、リング発振器２９は経
路Ｂと同一の可変遅延素子Ｔｂをｙ’（ｙ’は自然数
で、第１クロック信号の周期Ｔ1 、第２クロック信号の
周期Ｔ2 に対し、Ｔ1 ×ｘ’／ｎ≠Ｔ2 ×ｙ’／ｍ）個
直列に接続して、その出力を反転して入力側に帰還して
構成し、遅延時間制御回路３２は経路Ｂの可変遅延素子
Ｔｂ及びリング発振器２９の各可変遅延素子Ｔｂの遅延
時間を同時に制御することを特徴とする。
【００１２】可変遅延部２４は、経路Ａに介在される遅
延回路２４１と、経路Ｂに介在される遅延回路２４２
と、遅延回路２４１，２４２の遅延出力のいずれか一方
をセレクト信号に応じて選択し前記出力端子２２に導出
するセレクタ２４３１とを備えることを特徴とする。
延回路２４１と、経路Ｂに介在される遅延回路２４２
と、遅延回路２４１，２４２の遅延出力のいずれか一方
をセレクト信号に応じて選択し前記出力端子２２に導出
するセレクタ２４３１とを備えることを特徴とする。
【００１３】可変遅延部２４は、セレクト信号に応じて
経路Ａに信号を導出するＡＮＤゲート２４３２と、セレ
クト信号に応じて経路Ｂに信号を導出するＡＮＤゲート
２４３３と、ＡＮＤゲート２４３２の出力を可変遅延す
る遅延回路２４１と、ＡＮＤゲート２４３３の出力を可
変遅延する遅延回路２４２と、遅延回路２４１，２４２
の出力を論理和演算して出力端子２２に導出するＯＲゲ
ート２４３４とを備えることを特徴とする。
経路Ａに信号を導出するＡＮＤゲート２４３２と、セレ
クト信号に応じて経路Ｂに信号を導出するＡＮＤゲート
２４３３と、ＡＮＤゲート２４３２の出力を可変遅延す
る遅延回路２４１と、ＡＮＤゲート２４３３の出力を可
変遅延する遅延回路２４２と、遅延回路２４１，２４２
の出力を論理和演算して出力端子２２に導出するＯＲゲ
ート２４３４とを備えることを特徴とする。
【００１４】可変遅延部２４は、経路Ａ，Ｂ及び選択機
能を有する回路を複数段直列に接続し、各段の経路Ａの
遅延時間を遅延時間制御回路２８の制御出力により制御
し、各段の経路Ｂの遅延時間を遅延時間制御回路３２の
制御出力により制御するようにしたことを特徴とする。
能を有する回路を複数段直列に接続し、各段の経路Ａの
遅延時間を遅延時間制御回路２８の制御出力により制御
し、各段の経路Ｂの遅延時間を遅延時間制御回路３２の
制御出力により制御するようにしたことを特徴とする。
【００１５】
【発明の実施の形態】以下、図１乃至図７を参照してこ
の発明の実施の形態を詳細に説明する。
の発明の実施の形態を詳細に説明する。
【００１６】図１は本発明による可変遅延回路の基本構
成を示すブロック回路図である。図１において、２１は
伝送信号入力端子、２２は伝送信号出力端子、２３はセ
レクト信号入力端子である。
成を示すブロック回路図である。図１において、２１は
伝送信号入力端子、２２は伝送信号出力端子、２３はセ
レクト信号入力端子である。
【００１７】伝送信号入力端子２１に入力された信号は
可変遅延部２４に供給される。この可変遅延部２４は、
入力信号を出力端子２２に送る際にそれぞれ任意の遅延
時間を与える第１、第２の経路Ａ、Ｂと、セレクト信号
入力端子２３から供給されるセレクト信号に従って第１
の経路Ａと第２の経路Ｂのいずれかを選択する選択機能
（図示せず）を備える。ここで、第１の経路Ａは第１遅
延時間制御信号に応じて遅延時間を可変する機能を有
し、第２の経路Ｂは第２遅延時間制御信号に応じて遅延
時間を可変する機能を有する。
可変遅延部２４に供給される。この可変遅延部２４は、
入力信号を出力端子２２に送る際にそれぞれ任意の遅延
時間を与える第１、第２の経路Ａ、Ｂと、セレクト信号
入力端子２３から供給されるセレクト信号に従って第１
の経路Ａと第２の経路Ｂのいずれかを選択する選択機能
（図示せず）を備える。ここで、第１の経路Ａは第１遅
延時間制御信号に応じて遅延時間を可変する機能を有
し、第２の経路Ｂは第２遅延時間制御信号に応じて遅延
時間を可変する機能を有する。
【００１８】一方、第１のリング発振器２５は第１の経
路Ａのもつ遅延時間のｘ倍の発振周期で発振し、第１遅
延時間制御信号により発振周期を任意に可変できる。ま
た、第２のリング発振器２９は第２の経路Ｂのもつ遅延
時間のｙ倍の発振周期で発振し、第２遅延時間制御信号
により発振周期を任意に可変できる。
路Ａのもつ遅延時間のｘ倍の発振周期で発振し、第１遅
延時間制御信号により発振周期を任意に可変できる。ま
た、第２のリング発振器２９は第２の経路Ｂのもつ遅延
時間のｙ倍の発振周期で発振し、第２遅延時間制御信号
により発振周期を任意に可変できる。
【００１９】位相比較回路２７は、リング発振器２５の
出力と第１クロック信号の位相を比較し、その比較結果
を遅延時間制御回路２８に供給する。この遅延時間制御
回路２８は位相比較回路２７で得られた位相比較結果に
応じて第１遅延時間制御信号を生成し、上記第１のリン
グ発振器２５の発振周期を第１クロック信号の周期Ｔ1
と等しくすると共に、上記第１の経路Ａに供給してその
遅延時間を可変制御する。
出力と第１クロック信号の位相を比較し、その比較結果
を遅延時間制御回路２８に供給する。この遅延時間制御
回路２８は位相比較回路２７で得られた位相比較結果に
応じて第１遅延時間制御信号を生成し、上記第１のリン
グ発振器２５の発振周期を第１クロック信号の周期Ｔ1
と等しくすると共に、上記第１の経路Ａに供給してその
遅延時間を可変制御する。
【００２０】また、位相比較回路３１は、リング発振器
２９の出力と第２クロック信号の位相を比較し、その比
較結果を遅延時間制御回路３２に供給する。この遅延時
間制御回路３２は位相比較回路３１で得られた位相比較
結果に応じて第２遅延時間制御信号を生成し、上記第２
のリング発振器２９の発振周期を第２クロック信号の周
期Ｔ2 と等しくすると共に、上記第２の経路Ｂに供給し
てその遅延時間を可変制御する。
２９の出力と第２クロック信号の位相を比較し、その比
較結果を遅延時間制御回路３２に供給する。この遅延時
間制御回路３２は位相比較回路３１で得られた位相比較
結果に応じて第２遅延時間制御信号を生成し、上記第２
のリング発振器２９の発振周期を第２クロック信号の周
期Ｔ2 と等しくすると共に、上記第２の経路Ｂに供給し
てその遅延時間を可変制御する。
【００２１】上記構成によれば、第１の経路Ａの遅延時
間はＴ1 ／ｘとなり、第２の経路Ｂの遅延時間はＴ2 ／
ｙとなる。したがって、Ｔ1 ，Ｔ2 ，ｘ，ｙの値を適当
なものに定めることにより、所望する任意の分解能を可
変遅延回路に持たせることができる。
間はＴ1 ／ｘとなり、第２の経路Ｂの遅延時間はＴ2 ／
ｙとなる。したがって、Ｔ1 ，Ｔ2 ，ｘ，ｙの値を適当
なものに定めることにより、所望する任意の分解能を可
変遅延回路に持たせることができる。
【００２２】図２は上記可変遅延部２４の具体的な構成
を示すもので、第１の経路Ａに第１遅延時間制御信号に
応じて遅延時間を可変できる遅延回路２４１を設け、第
２の経路Ｂに第２遅延時間制御信号に応じて遅延時間を
可変できる遅延回路２４２を設け、経路Ａ、Ｂの選択を
選択部２４３を構成するセレクタ２４３１にてセレクト
信号に応じて行うようにしたものである。
を示すもので、第１の経路Ａに第１遅延時間制御信号に
応じて遅延時間を可変できる遅延回路２４１を設け、第
２の経路Ｂに第２遅延時間制御信号に応じて遅延時間を
可変できる遅延回路２４２を設け、経路Ａ、Ｂの選択を
選択部２４３を構成するセレクタ２４３１にてセレクト
信号に応じて行うようにしたものである。
【００２３】遅延回路２４１の遅延時間は第１のリング
発振器２５の発振周期の１／ｘであり、第１遅延時間制
御信号によりリング発振器２５の発振周期と共に制御さ
れる。また、遅延回路２４２の遅延時間はリング発振器
２９の発振周期の１／ｙであり、第２遅延時間制御信号
によりリング発振器２９の発振周期と共に制御される。
発振器２５の発振周期の１／ｘであり、第１遅延時間制
御信号によりリング発振器２５の発振周期と共に制御さ
れる。また、遅延回路２４２の遅延時間はリング発振器
２９の発振周期の１／ｙであり、第２遅延時間制御信号
によりリング発振器２９の発振周期と共に制御される。
【００２４】図３は上記可変遅延部２４の他の具体的な
構成を示すもので、図２とは選択部２４３の構成が異な
る。すなわち、この可変遅延部２４では、入力信号を２
つのＡＮＤ回路２４３２、２４３３に供給し、それぞれ
端子２３１、２３２に供給される２ビットのセレクト信
号との論理積をとって、第１の経路Ａの遅延回路２４１
及び第２の経路Ｂの遅延回路２４２に供給する。そし
て、各遅延回路２４１、２４２の遅延出力をＯＲゲート
２４３４で論理和出力するようにしたものである。
構成を示すもので、図２とは選択部２４３の構成が異な
る。すなわち、この可変遅延部２４では、入力信号を２
つのＡＮＤ回路２４３２、２４３３に供給し、それぞれ
端子２３１、２３２に供給される２ビットのセレクト信
号との論理積をとって、第１の経路Ａの遅延回路２４１
及び第２の経路Ｂの遅延回路２４２に供給する。そし
て、各遅延回路２４１、２４２の遅延出力をＯＲゲート
２４３４で論理和出力するようにしたものである。
【００２５】すなわち、入力信号とセレクト信号の第１
ビットとの論理積信号を遅延回路２４１で遅延し、ＯＲ
ゲート２４３４の一方の入力とする。また、入力信号と
セレクト信号の第２ビットとの論理積信号を遅延回路２
４２で遅延し、ＯＲゲート２４３４のもう一方の入力と
する。
ビットとの論理積信号を遅延回路２４１で遅延し、ＯＲ
ゲート２４３４の一方の入力とする。また、入力信号と
セレクト信号の第２ビットとの論理積信号を遅延回路２
４２で遅延し、ＯＲゲート２４３４のもう一方の入力と
する。
【００２６】ここで、セレクト信号の第１ビット（端子
２３１側）をＨレベルとし、第２ビット（端子２３２
側）をＬレベルにすることにより、入力信号を第１の経
路Ａ側の遅延回路２４１に通して出力端子２２に送るこ
とができる。また、セレクト信号の第１ビット（端子２
３１側）をＬレベルとし、第２ビット（端子２３２側）
をＨレベルにすることにより、入力信号を第２の経路Ｂ
側の遅延回路２４２に通して出力端子２２に送ることが
できる。
２３１側）をＨレベルとし、第２ビット（端子２３２
側）をＬレベルにすることにより、入力信号を第１の経
路Ａ側の遅延回路２４１に通して出力端子２２に送るこ
とができる。また、セレクト信号の第１ビット（端子２
３１側）をＬレベルとし、第２ビット（端子２３２側）
をＨレベルにすることにより、入力信号を第２の経路Ｂ
側の遅延回路２４２に通して出力端子２２に送ることが
できる。
【００２７】図４は図２に示した可変遅延部２４の構成
を用いたときの第１、第２のリング発振器２５、２９の
具体的な構成の一例を示すものである。まず、第１のリ
ング発振器２５は、第１の経路Ａの遅延回路２４１に用
いられる可変遅延素子Ｔａと同一のものをｘ’個直列に
接続し、その出力をインバータ２５１で反転し、入力側
に帰還して構成され、可変遅延素子Ｔａの遅延時間の２
ｘ’倍の周期で発振する。ここで、各可変遅延素子Ｔａ
にはそれぞれ遅延時間制御回路２８から出力される第１
遅延時間制御信号を与えるようにする。
を用いたときの第１、第２のリング発振器２５、２９の
具体的な構成の一例を示すものである。まず、第１のリ
ング発振器２５は、第１の経路Ａの遅延回路２４１に用
いられる可変遅延素子Ｔａと同一のものをｘ’個直列に
接続し、その出力をインバータ２５１で反転し、入力側
に帰還して構成され、可変遅延素子Ｔａの遅延時間の２
ｘ’倍の周期で発振する。ここで、各可変遅延素子Ｔａ
にはそれぞれ遅延時間制御回路２８から出力される第１
遅延時間制御信号を与えるようにする。
【００２８】また、第２のリング発振器２９は、第２の
経路Ｂの遅延回路２４２に用いられる可変遅延素子Ｔｂ
と同一のものをｙ’個直列に接続し、その出力をインバ
ータ２９１で反転し、入力側に帰還して構成され、可変
遅延素子Ｔｂの遅延時間の２ｙ’倍の周期で発振する。
ここで、各可変遅延素子Ｔｂにはそれぞれ遅延時間制御
回路３２から出力される第２遅延時間制御信号を与える
ようにする。
経路Ｂの遅延回路２４２に用いられる可変遅延素子Ｔｂ
と同一のものをｙ’個直列に接続し、その出力をインバ
ータ２９１で反転し、入力側に帰還して構成され、可変
遅延素子Ｔｂの遅延時間の２ｙ’倍の周期で発振する。
ここで、各可変遅延素子Ｔｂにはそれぞれ遅延時間制御
回路３２から出力される第２遅延時間制御信号を与える
ようにする。
【００２９】これにより、第１のリング発振器の発振周
期を第１クロック信号の周期Ｔ1 と等しくしつつ、第１
の経路Ａの遅延時間をＴ1 ／２ｘ’とし、第２のリング
発振器の発振周期を第２クロック信号の周期Ｔ2 と等し
くしつつ、第２の経路Ｂの遅延時間をＴ2 ／２ｙ’とす
ることができる。
期を第１クロック信号の周期Ｔ1 と等しくしつつ、第１
の経路Ａの遅延時間をＴ1 ／２ｘ’とし、第２のリング
発振器の発振周期を第２クロック信号の周期Ｔ2 と等し
くしつつ、第２の経路Ｂの遅延時間をＴ2 ／２ｙ’とす
ることができる。
【００３０】例えば、第１のリング発振器２５の可変遅
延素子Ｔａの段数をｘ’＝９段、第２のリング発振器２
９の可変遅延素子Ｔｂの段数をｙ’＝１０段とし、第１
クロック信号の周期Ｔ1 、第２クロック信号の周期Ｔ2
を共に１８０ｎｓとすると、可変遅延素子Ｔａの１個当
たりの遅延時間は１０ｎｓとなり、可変遅延素子Ｔｂの
１個当たりの遅延時間は９ｎｓとなる。
延素子Ｔａの段数をｘ’＝９段、第２のリング発振器２
９の可変遅延素子Ｔｂの段数をｙ’＝１０段とし、第１
クロック信号の周期Ｔ1 、第２クロック信号の周期Ｔ2
を共に１８０ｎｓとすると、可変遅延素子Ｔａの１個当
たりの遅延時間は１０ｎｓとなり、可変遅延素子Ｔｂの
１個当たりの遅延時間は９ｎｓとなる。
【００３１】よって、可変遅延部２４では、第１の経路
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。したがって、この場合の可変遅延回路の分解
能は１ｎｓとなる。
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。したがって、この場合の可変遅延回路の分解
能は１ｎｓとなる。
【００３２】図５は図４に示した実施形態を発展させ、
可変遅延部２４を多段（ここでは２段）構成としたもの
で、初段は遅延回路２４１、２４２及び選択部２４３で
構成され、次段は遅延回路２４４、２４５及び選択部２
４６で構成される。
可変遅延部２４を多段（ここでは２段）構成としたもの
で、初段は遅延回路２４１、２４２及び選択部２４３で
構成され、次段は遅延回路２４４、２４５及び選択部２
４６で構成される。
【００３３】初段回路は第１、第２の経路Ａ、Ｂを端子
２３１から供給される第１セレクト信号に基づいて選択
し、次段回路は第３、第４の経路Ｃ、Ｄを端子２３２か
ら供給される第２セレクト信号に基づいて選択する。
２３１から供給される第１セレクト信号に基づいて選択
し、次段回路は第３、第４の経路Ｃ、Ｄを端子２３２か
ら供給される第２セレクト信号に基づいて選択する。
【００３４】第３の経路Ｃに設けられる遅延回路２４４
は、第１の経路Ａの遅延回路２４１に用いる可変遅延素
子Ｔａと同じものを２個直列に接続して構成され、各可
変遅延素子Ｔａの遅延時間は共に第１遅延時間制御信号
により制御される。また、第４の経路Ｄに用いられる遅
延回路２４５は、第２の経路Ｂの遅延回路２４２に用い
られる可変遅延素子Ｔｂと同じものを２個直列に接続し
て構成され、各可変遅延素子Ｔｂの遅延時間は共に第２
遅延時間制御信号により制御される。
は、第１の経路Ａの遅延回路２４１に用いる可変遅延素
子Ｔａと同じものを２個直列に接続して構成され、各可
変遅延素子Ｔａの遅延時間は共に第１遅延時間制御信号
により制御される。また、第４の経路Ｄに用いられる遅
延回路２４５は、第２の経路Ｂの遅延回路２４２に用い
られる可変遅延素子Ｔｂと同じものを２個直列に接続し
て構成され、各可変遅延素子Ｔｂの遅延時間は共に第２
遅延時間制御信号により制御される。
【００３５】前述の例で説明する。第１のリング発振器
２５の可変遅延素子Ｔａの段数をｘ’＝９段、第２のリ
ング発振器２９の可変遅延素子Ｔｂの段数をｙ’＝１０
段とし、第１クロック信号の周期Ｔ1 、第２クロック信
号の周期Ｔ2 を共に１８０ｎｓとすると、可変遅延素子
Ｔａの１個当たりの遅延時間は１０ｎｓとなり、可変遅
延素子Ｔｂの１個当たりの遅延時間は９ｎｓとなる。
２５の可変遅延素子Ｔａの段数をｘ’＝９段、第２のリ
ング発振器２９の可変遅延素子Ｔｂの段数をｙ’＝１０
段とし、第１クロック信号の周期Ｔ1 、第２クロック信
号の周期Ｔ2 を共に１８０ｎｓとすると、可変遅延素子
Ｔａの１個当たりの遅延時間は１０ｎｓとなり、可変遅
延素子Ｔｂの１個当たりの遅延時間は９ｎｓとなる。
【００３６】よって、可変遅延部２４では、第１の経路
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。また、第３の経路Ｃの遅延回路２４４の遅延
時間が２０ｎｓであるのに対して、第４の経路Ｄの遅延
回路２４５の遅延時間は１８ｎｓとなる。したがって、
この場合の可変遅延回路の分解能は、可変遅延部２４の
前段で１ｎｓ、後段で２ｎｓとなり、図４の場合より遅
延時間の可変範囲を大きくすることができる。
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。また、第３の経路Ｃの遅延回路２４４の遅延
時間が２０ｎｓであるのに対して、第４の経路Ｄの遅延
回路２４５の遅延時間は１８ｎｓとなる。したがって、
この場合の可変遅延回路の分解能は、可変遅延部２４の
前段で１ｎｓ、後段で２ｎｓとなり、図４の場合より遅
延時間の可変範囲を大きくすることができる。
【００３７】図６は図３に示した可変遅延部２４の構成
を用いたときの第１、第２のリング発振器２５、２９の
具体的な構成を示すものである。この場合、図６から明
らかなように、図４に示した構成と全く同じにして実現
できる。
を用いたときの第１、第２のリング発振器２５、２９の
具体的な構成を示すものである。この場合、図６から明
らかなように、図４に示した構成と全く同じにして実現
できる。
【００３８】すなわち、まず、第１のリング発振器２５
は、第１の経路Ａの遅延回路２４１に用いられる可変遅
延素子Ｔａと同一のものをｘ’個直列に接続し、その出
力をインバータ２５１で反転し、入力側に帰還して構成
され、可変遅延素子Ｔａの遅延時間の２ｘ’倍の周期で
発振する。ここで、各可変遅延素子Ｔａにはそれぞれ遅
延時間制御回路２８から出力される第１遅延時間制御信
号を与えるようにする。
は、第１の経路Ａの遅延回路２４１に用いられる可変遅
延素子Ｔａと同一のものをｘ’個直列に接続し、その出
力をインバータ２５１で反転し、入力側に帰還して構成
され、可変遅延素子Ｔａの遅延時間の２ｘ’倍の周期で
発振する。ここで、各可変遅延素子Ｔａにはそれぞれ遅
延時間制御回路２８から出力される第１遅延時間制御信
号を与えるようにする。
【００３９】また、第２のリング発振器２９は、第２の
経路Ｂの遅延回路２４２に用いられる可変遅延素子Ｔｂ
と同一のものをｙ’個直列に接続し、その出力をインバ
ータ２９１で反転し、入力側に帰還して構成され、可変
遅延素子Ｔｂの遅延時間の２ｙ’倍の周期で発振する。
ここで、各可変遅延素子Ｔｂにはそれぞれ遅延時間制御
回路３２から出力される第２遅延時間制御信号を与える
ようにする。
経路Ｂの遅延回路２４２に用いられる可変遅延素子Ｔｂ
と同一のものをｙ’個直列に接続し、その出力をインバ
ータ２９１で反転し、入力側に帰還して構成され、可変
遅延素子Ｔｂの遅延時間の２ｙ’倍の周期で発振する。
ここで、各可変遅延素子Ｔｂにはそれぞれ遅延時間制御
回路３２から出力される第２遅延時間制御信号を与える
ようにする。
【００４０】これにより、第１のリング発振器２５の発
振周期を第１クロック信号の周期Ｔ1 と等しくしつつ、
第１の経路Ａの遅延時間をＴ1 ／２ｘ’とし、第２のリ
ング発振器２９の発振周期を第２クロック信号の周期Ｔ
2 と等しくしつつ、第２の経路Ｂの遅延時間をＴ2 ／２
ｙ’とすることができる。
振周期を第１クロック信号の周期Ｔ1 と等しくしつつ、
第１の経路Ａの遅延時間をＴ1 ／２ｘ’とし、第２のリ
ング発振器２９の発振周期を第２クロック信号の周期Ｔ
2 と等しくしつつ、第２の経路Ｂの遅延時間をＴ2 ／２
ｙ’とすることができる。
【００４１】ところで、可変遅延素子として、遅延時間
を制御可能なＯＲゲートがある。図７にこの遅延時間調
整機能付きのＯＲゲートを用いて、図６の構成をさらに
発展させた場合の構成を示す。
を制御可能なＯＲゲートがある。図７にこの遅延時間調
整機能付きのＯＲゲートを用いて、図６の構成をさらに
発展させた場合の構成を示す。
【００４２】図７に示す可変遅延部２４において、入力
端子２１からの伝送信号はＡＮＤゲート２４７１に供給
されると共に、遅延回路２４８を介してＡＮＤゲート２
４７２に供給され、さらに遅延回路２４９を介してＡＮ
Ｄゲート２４７３に供給される。各ＡＮＤゲート２４７
１〜２４７３はそれぞれ対応するセレクト端子２３１〜
２３３から供給されるセレクト信号によりいずれか一つ
が選択されてアクティブとなる。
端子２１からの伝送信号はＡＮＤゲート２４７１に供給
されると共に、遅延回路２４８を介してＡＮＤゲート２
４７２に供給され、さらに遅延回路２４９を介してＡＮ
Ｄゲート２４７３に供給される。各ＡＮＤゲート２４７
１〜２４７３はそれぞれ対応するセレクト端子２３１〜
２３３から供給されるセレクト信号によりいずれか一つ
が選択されてアクティブとなる。
【００４３】ＡＮＤゲート２４７１の出力は遅延回路２
４１０に供給され、ＡＮＤゲート２４７２の出力は遅延
回路２４１１に供給され、ＡＮＤゲート２４７３の出力
はＯＲゲート２４７４の一方の入力端に供給される。上
記遅延回路２４１０の出力は遅延回路２４１１に供給さ
れ、この遅延回路２４１１の出力はＯＲゲート２４７４
の他方の入力端に供給される。
４１０に供給され、ＡＮＤゲート２４７２の出力は遅延
回路２４１１に供給され、ＡＮＤゲート２４７３の出力
はＯＲゲート２４７４の一方の入力端に供給される。上
記遅延回路２４１０の出力は遅延回路２４１１に供給さ
れ、この遅延回路２４１１の出力はＯＲゲート２４７４
の他方の入力端に供給される。
【００４４】上記遅延回路２４１０、２４１１にはそれ
ぞれ同一の１個の遅延時間可変ＯＲゲート（遅延回路２
４１０は、一方端がＬレベル固定）Ｔｃを用いて構成さ
れ、それぞれ第１遅延時間制御信号により遅延時間が制
御されるようになっている。また、第１のリング発振器
２５はこれと同一の遅延時間可変ＯＲゲート（一方端が
Ｌレベル固定）Ｔｃをｘ’個直列に接続し、その出力を
インバータ２５１で反転し、入力側に帰還して構成さ
れ、遅延時間可変ＯＲゲートＴｃの遅延時間の２ｘ’倍
の周期で発振する。また、各遅延時間可変ＯＲゲートＴ
ｃは、それぞれ第１遅延時間制御信号により遅延時間が
制御されるようになっている。
ぞれ同一の１個の遅延時間可変ＯＲゲート（遅延回路２
４１０は、一方端がＬレベル固定）Ｔｃを用いて構成さ
れ、それぞれ第１遅延時間制御信号により遅延時間が制
御されるようになっている。また、第１のリング発振器
２５はこれと同一の遅延時間可変ＯＲゲート（一方端が
Ｌレベル固定）Ｔｃをｘ’個直列に接続し、その出力を
インバータ２５１で反転し、入力側に帰還して構成さ
れ、遅延時間可変ＯＲゲートＴｃの遅延時間の２ｘ’倍
の周期で発振する。また、各遅延時間可変ＯＲゲートＴ
ｃは、それぞれ第１遅延時間制御信号により遅延時間が
制御されるようになっている。
【００４５】一方、上記遅延回路２４８、２４９にはそ
れぞれ同一の１個の可変遅延素子Ｔｂを用いて構成さ
れ、それぞれ第２遅延時間制御信号により遅延時間が制
御されるようになっている。また、第２のリング発振器
２９はこれと同一の可変遅延素子Ｔｂをｙ’個直列に接
続し、その出力をインバータ２９１で反転し、入力側に
帰還して構成され、可変遅延素子Ｔｂの遅延時間の２
ｙ’倍の周期で発振する。また、各可変遅延素子Ｔｂ
は、それぞれ第２遅延時間制御信号により遅延時間が制
御されるようになっている。
れぞれ同一の１個の可変遅延素子Ｔｂを用いて構成さ
れ、それぞれ第２遅延時間制御信号により遅延時間が制
御されるようになっている。また、第２のリング発振器
２９はこれと同一の可変遅延素子Ｔｂをｙ’個直列に接
続し、その出力をインバータ２９１で反転し、入力側に
帰還して構成され、可変遅延素子Ｔｂの遅延時間の２
ｙ’倍の周期で発振する。また、各可変遅延素子Ｔｂ
は、それぞれ第２遅延時間制御信号により遅延時間が制
御されるようになっている。
【００４６】ここで、ＡＮＤゲート２４７１〜２４７３
及びＯＲゲート２４７４は選択部２４７を構成してお
り、端子２３１にセレクト信号が入力されると、入力伝
送信号をＡＮＤゲート２４７１、遅延回路２４１０、２
４１１を介してＯＲゲート２４７４より出力端子２２に
導く第１の経路Ａを選択する。
及びＯＲゲート２４７４は選択部２４７を構成してお
り、端子２３１にセレクト信号が入力されると、入力伝
送信号をＡＮＤゲート２４７１、遅延回路２４１０、２
４１１を介してＯＲゲート２４７４より出力端子２２に
導く第１の経路Ａを選択する。
【００４７】また、端子２３２にセレクト信号が入力さ
れると、入力伝送信号を遅延回路２４８、ＡＮＤゲート
２４７２、遅延回路２４１１を介してＯＲゲート２４７
４より出力端子２２に導く第２の経路Ｂを選択する。
れると、入力伝送信号を遅延回路２４８、ＡＮＤゲート
２４７２、遅延回路２４１１を介してＯＲゲート２４７
４より出力端子２２に導く第２の経路Ｂを選択する。
【００４８】また、端子２３３にセレクト信号が入力さ
れると、入力伝送信号を遅延回路２４８、２４９、ＡＮ
Ｄゲート２４７３を介してＯＲゲート２４７４より出力
端子２２に導く第３の経路Ｃを選択することができる。
れると、入力伝送信号を遅延回路２４８、２４９、ＡＮ
Ｄゲート２４７３を介してＯＲゲート２４７４より出力
端子２２に導く第３の経路Ｃを選択することができる。
【００４９】上記構成によれば、第１及び第２のリング
発振器２５、２９の遅延素子数を適当に設定することに
より、任意の分解能を得ることができ、セレクト信号の
入力の仕方によって任意の経路を選択することができる
ようになる。
発振器２５、２９の遅延素子数を適当に設定することに
より、任意の分解能を得ることができ、セレクト信号の
入力の仕方によって任意の経路を選択することができる
ようになる。
【００５０】
【発明の効果】以上述べたようにこの発明によれば、所
望する任意の分解能をもつことのできる可変遅延回路を
提供できる。
望する任意の分解能をもつことのできる可変遅延回路を
提供できる。
【図１】本発明に係る可変遅延回路の一実施形態とする
基本構成を示すブロック回路図である。
基本構成を示すブロック回路図である。
【図２】同実施形態の可変遅延部の具体的な構成を示す
ブロック回路図である。
ブロック回路図である。
【図３】同実施形態の可変遅延部の他の具体的な構成を
示すブロック回路図である。
示すブロック回路図である。
【図４】図２に示した可変遅延部の構成を用いたときの
第１、第２のリング発振器の具体的な構成を示すブロッ
ク回路図である。
第１、第２のリング発振器の具体的な構成を示すブロッ
ク回路図である。
【図５】図４に示した実施形態を発展させ、可変遅延部
を多段構成とした場合を示すブロック回路図である。
を多段構成とした場合を示すブロック回路図である。
【図６】図３に示した可変遅延部の構成を用いたときの
第１、第２の遅延回路の具体的な構成を示すブロック回
路図である。
第１、第２の遅延回路の具体的な構成を示すブロック回
路図である。
【図７】遅延時間調整機能付きのＯＲゲートを用いて図
６の構成をさらに発展させた場合の構成を示すブロック
回路図である。
６の構成をさらに発展させた場合の構成を示すブロック
回路図である。
【図８】従来の可変遅延回路の構成を示すブロック回路
図である。
図である。
【図９】従来の他の可変遅延回路の構成を示すブロック
回路図である。
回路図である。
２１ 伝送信号入力端子 ２２ 伝送信号出力端子 ２３、２３１〜２３３ セレクト信号入力端子 ２４ 可変遅延部 ２４１、２４２、２４４、２４５ 遅延回路 ２４８、２４９、２４１０、２４１１ 遅延回路 ２４３、２４６、２４７ 選択部 ２５、２９ リング発振器 ２６ 第１クロック信号入力端子 ３０ 第２クロック信号入力端子 ２７、３１ 位相比較回路 ２８、３２ 遅延時間制御回路
Claims (5)
- 【請求項１】 少なくとも、入力端子(21)に入力された
信号を出力端子(22)に供給する遅延時間可変の第１の経
路(A) 、入力端子(21)に入力された信号を出力端子(22)
に供給する遅延時間可変の第２の経路(B) を備え、第
１、第２の経路(A,B) のいずれか一方をセレクト信号に
応じて選択する機能を有する可変遅延部(24)と、 第１の経路(A) の少なくとも一部の遅延時間のｘ（ｘは
任意の正の数）倍の発振周期をもつ発振周期可変の第１
のリング発振器(25)と、 第１クロック信号と第１のリング発振器(25)の出力の位
相を比較する第１の位相比較回路(27)と、 第１の位相比較回路(27)の比較結果に基づいて、第１の
リング発振器(25)の発振周期が第１クロック信号の周期
と等しくなるように第１のリング発振器(25)の発振周期
を制御すると共に、第１の経路(A) の遅延時間を制御す
る第１の遅延時間制御回路(28)と、 第２の経路(B) の少なくとも一部の遅延時間のｙ( ｙは
任意の正の数）倍の発振周期をもつ発振周期可変の第２
のリング発振器(29)と、 第２クロック信号と第２のリング発振器(29)の出力の位
相を比較する第２の位相比較回路(31)と、 第２の位相比較回路(31)の比較結果に基づいて、第２の
リング発振器(29)の発振周期が第２クロック信号の周期
と等しくなるように第２のリング発振器(29)の発振周期
を制御すると共に、第２の経路(B) の遅延時間を制御す
る第２の遅延時間制御回路(32)とを具備することを特徴
とする可変遅延回路。 - 【請求項２】 請求項１において、 第１の経路(A) はｎ（ｎは自然数）個の可変遅延素子(T
a)を介在し、第２の経路(B) はｍ（ｍは自然数）個の可
変遅延素子(Tb)を介在し、 第１のリング発振器 (25) は第１の経路(A) と同一の可
変遅延素子(Ta)をｘ’（ｘ’は自然数）個直列に接続し
て、その出力を反転して入力側に帰還して構成し、 第１の遅延時間制御回路(28)は第１の経路(A) の可変遅
延素子(Ta)及び第１のリング発振器 (25) の各可変遅延
素子(Ta)の遅延時間を同時に制御し、 第２のリング発振器(29)は第２の経路(B) と同一の可変
遅延素子(Tb)をｙ’（ｙ’は自然数で、第１クロック信
号の周期Ｔ1 、第２クロック信号の周期Ｔ2に対し、Ｔ
1 ×ｘ’／ｎ≠Ｔ2 ×ｙ’／ｍ）個直列に接続して、そ
の出力を反転して入力側に帰還して構成し、 第２の遅延時間制御回路(32)は第２の経路(B) の可変遅
延素子(Tb)及び第２のリング発振器 (29) の各可変遅延
素子(Tb)の遅延時間を同時に制御することを特徴とする
可変遅延回路。 - 【請求項３】 請求項１において、 可変遅延部(24)は、第１の経路(A) に介在される第１の
遅延回路(241) と、第２の経路(B) に介在される第２の
遅延回路(242) と、第１、第２の遅延回路(241,242) の
遅延出力のいずれか一方をセレクト信号に応じて選択し
前記出力端子(22)に導出するセレクタ(2431)とを備える
ことを特徴とする可変遅延回路。 - 【請求項４】 請求項１において、 可変遅延部(24)は、第１のセレクト信号に応じて第１の
経路(A) に信号を導出する第１のＡＮＤゲート(2432)
と、第２のセレクト信号に応じて第２の経路(B)に信号
を導出する第２のＡＮＤゲート(2433)と、第１のＡＮＤ
ゲート(2432)の出力を可変遅延する第１の遅延回路(24
1) と、第２のＡＮＤゲート(2433)の出力を可変遅延す
る第２の遅延回路(242) と、第１、第２の遅延回路(24
1,242) の出力を論理和演算して出力端子(22)に導出す
るＯＲゲート(2434)とを備えることを特徴とする可変遅
延回路。 - 【請求項５】 請求項１において、 可変遅延部(24)は、第１、第２の経路(A,B) 及び選択機
能を有する回路を複数段直列に接続し、 各段の第１の経路Ａの遅延時間を第１の遅延時間制御回
路(28)の制御出力により制御し、 各段の第２の経路Ｂの遅延時間を第２の遅延時間制御回
路(32)の制御出力により制御するようにしたことを特徴
とする可変遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27342095A JP3355894B2 (ja) | 1995-09-27 | 1995-09-27 | 可変遅延回路 |
| US08/721,058 US5781056A (en) | 1995-09-27 | 1996-09-26 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27342095A JP3355894B2 (ja) | 1995-09-27 | 1995-09-27 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993098A true JPH0993098A (ja) | 1997-04-04 |
| JP3355894B2 JP3355894B2 (ja) | 2002-12-09 |
Family
ID=17527656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27342095A Expired - Fee Related JP3355894B2 (ja) | 1995-09-27 | 1995-09-27 | 可変遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5781056A (ja) |
| JP (1) | JP3355894B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010009727A (ko) * | 1999-07-13 | 2001-02-05 | 정선종 | 쌍의 가변지연소자를 이용한 2단 링 전압제어발진기 |
| US6313681B1 (en) | 1998-10-27 | 2001-11-06 | Nec Corporation | Variable delay circuit |
| US6967516B2 (en) | 1999-07-07 | 2005-11-22 | Advantest Corporation | Semiconductor testing apparatus with a variable delay circuit |
| WO2006041162A1 (ja) * | 2004-10-15 | 2006-04-20 | High Energy Accelerator Research Organization | ２つのｐｌｌを用いた微小時間差回路及び時間測定回路 |
| WO2011118381A1 (ja) | 2010-03-26 | 2011-09-29 | 古河電気工業株式会社 | 遅延制御装置 |
| JP2014212391A (ja) * | 2013-04-17 | 2014-11-13 | 日本電信電話株式会社 | 可変遅延装置及びその遅延量調整方法 |
| JP2014216921A (ja) * | 2013-04-26 | 2014-11-17 | 富士通株式会社 | タイミング制御回路 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3279168B2 (ja) * | 1996-02-29 | 2002-04-30 | 日本電気株式会社 | 多方向多重通信装置 |
| TW350166B (en) * | 1996-09-13 | 1999-01-11 | Nippon Elecric Co | Multiple synchroneous delay circuit |
| US6028462A (en) * | 1997-08-22 | 2000-02-22 | Lsi Logic Corporation | Tunable delay for very high speed |
| US6008680A (en) * | 1997-08-27 | 1999-12-28 | Lsi Logic Corporation | Continuously adjustable delay-locked loop |
| US6204710B1 (en) * | 1998-06-22 | 2001-03-20 | Xilinx, Inc. | Precision trim circuit for delay lines |
| DE10066421B4 (de) * | 1999-07-07 | 2010-10-07 | Advantest Corp. | Halbleiter-Prüfvorrichtung |
| JP3479018B2 (ja) * | 2000-01-24 | 2003-12-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
| JP4729228B2 (ja) * | 2000-04-07 | 2011-07-20 | 株式会社アドバンテスト | 遅延回路およびリング発振器 |
| US6664837B1 (en) | 2002-09-18 | 2003-12-16 | Xilinx, Inc. | Delay line trim unit having consistent performance under varying process and temperature conditions |
| US6788124B1 (en) * | 2002-10-31 | 2004-09-07 | Xilinx, Inc. | Method and apparatus for reducing jitter in a delay line and a trim unit |
| DE10301239B4 (de) * | 2003-01-15 | 2005-04-28 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung von verzögerten Signalen |
| JP4102864B2 (ja) * | 2004-07-23 | 2008-06-18 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | 遅延可変回路 |
| JP4879569B2 (ja) * | 2005-11-29 | 2012-02-22 | パナソニック株式会社 | 位相調整回路 |
| JP5088941B2 (ja) * | 2006-08-10 | 2012-12-05 | パナソニック株式会社 | 可変遅延装置 |
| US8037370B2 (en) | 2007-05-02 | 2011-10-11 | Ati Technologies Ulc | Data transmission apparatus with information skew and redundant control information and method |
| JP2010087275A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 半導体集積回路および電子機器 |
| WO2011117670A1 (en) * | 2010-03-22 | 2011-09-29 | Freescale Semiconductor, Inc. | Integrated circuit, electronic device and method for configuring a signal path for a timing sensitive signal |
| US9081991B2 (en) * | 2011-03-23 | 2015-07-14 | Polytechnic Institute Of New York University | Ring oscillator based design-for-trust |
| JP5945518B2 (ja) * | 2013-04-17 | 2016-07-05 | 日本電信電話株式会社 | 可変遅延装置及びその遅延量調整方法 |
| US9634494B2 (en) * | 2014-03-25 | 2017-04-25 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power amplifier for wireless power transmission |
| JP6339406B2 (ja) * | 2014-05-08 | 2018-06-06 | ローム株式会社 | 可変遅延回路 |
| US10291214B2 (en) | 2017-03-01 | 2019-05-14 | Analog Devices Global Unlimited Company | Feedforward phase noise compensation |
| US10998910B1 (en) | 2020-02-11 | 2021-05-04 | Marvell Asia Pte, Ltd. | Method and apparatus for controlling clock cycle time |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494021A (en) * | 1982-08-30 | 1985-01-15 | Xerox Corporation | Self-calibrated clock and timing signal generator for MOS/VLSI circuitry |
| US4703251A (en) * | 1984-07-05 | 1987-10-27 | Hewlett-Packard Company | Testing and calibrating of amplitude insensitive delay lines |
| EP0390226A1 (en) * | 1984-07-31 | 1990-10-03 | Yamaha Corporation | Jitter absorption circuit |
| JPS62123821A (ja) * | 1985-11-25 | 1987-06-05 | Asia Electron Kk | タイミング信号発生器 |
| JPH02296410A (ja) * | 1989-05-11 | 1990-12-07 | Mitsubishi Electric Corp | 遅延回路 |
| EP0476585B1 (en) * | 1990-09-18 | 1998-08-26 | Fujitsu Limited | Electronic device using a reference delay generator |
| US5295174A (en) * | 1990-11-21 | 1994-03-15 | Nippon Steel Corporation | Shifting circuit and shift register |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5412697A (en) * | 1993-01-14 | 1995-05-02 | Apple Computer, Inc. | Delay line separator for data bus |
| SE501190C2 (sv) * | 1993-04-28 | 1994-12-05 | Ellemtel Utvecklings Ab | Digitalt styrd kristalloscillator |
| WO1995022206A1 (en) * | 1994-02-15 | 1995-08-17 | Rambus, Inc. | Delay-locked loop |
-
1995
- 1995-09-27 JP JP27342095A patent/JP3355894B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-26 US US08/721,058 patent/US5781056A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313681B1 (en) | 1998-10-27 | 2001-11-06 | Nec Corporation | Variable delay circuit |
| US6967516B2 (en) | 1999-07-07 | 2005-11-22 | Advantest Corporation | Semiconductor testing apparatus with a variable delay circuit |
| KR20010009727A (ko) * | 1999-07-13 | 2001-02-05 | 정선종 | 쌍의 가변지연소자를 이용한 2단 링 전압제어발진기 |
| WO2006041162A1 (ja) * | 2004-10-15 | 2006-04-20 | High Energy Accelerator Research Organization | ２つのｐｌｌを用いた微小時間差回路及び時間測定回路 |
| WO2011118381A1 (ja) | 2010-03-26 | 2011-09-29 | 古河電気工業株式会社 | 遅延制御装置 |
| JP2014212391A (ja) * | 2013-04-17 | 2014-11-13 | 日本電信電話株式会社 | 可変遅延装置及びその遅延量調整方法 |
| JP2014216921A (ja) * | 2013-04-26 | 2014-11-17 | 富士通株式会社 | タイミング制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5781056A (en) | 1998-07-14 |
| JP3355894B2 (ja) | 2002-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0993098A (ja) | 可変遅延回路 | |
| JP3575430B2 (ja) | ２段階可変長遅延回路 | |
| JPH04219022A (ja) | ディジタルクロックバッファ回路 | |
| JPH04503135A (ja) | 高速プリスケーラ | |
| US5638017A (en) | Pulse width modulation circuit | |
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| US7016452B2 (en) | Delay locked loop | |
| JPH06209246A (ja) | マルチプレクサ | |
| JP3487533B2 (ja) | 逓倍回路及び半導体集積回路装置 | |
| KR100313255B1 (ko) | 디지털주파수체배기용조합지연회로 | |
| US5923621A (en) | Clock doubler circuit with duty cycle control | |
| JPH0946197A (ja) | 可変遅延回路 | |
| JP3678570B2 (ja) | 半導体集積回路 | |
| JP3513994B2 (ja) | 可変遅延回路 | |
| JPH0993082A (ja) | 可変遅延回路 | |
| JP2003218692A (ja) | ディレイロックドループ回路 | |
| JP2003008411A (ja) | 遅延同期回路用遅延調整回路 | |
| JP2870839B2 (ja) | 遅延回路装置 | |
| US6710633B2 (en) | Method and arrangement for frequency generation | |
| JP2988360B2 (ja) | クロック生成回路 | |
| US6483887B2 (en) | Timer control circuit | |
| JP3049582B2 (ja) | パターン発生回路 | |
| JPH11103244A (ja) | 出力バッファ遅延調整回路 | |
| JP2872238B2 (ja) | クロツク信号供給装置 | |
| JP3237444B2 (ja) | 遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071004 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |