JPH0946197A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH0946197A JPH0946197A JP7212378A JP21237895A JPH0946197A JP H0946197 A JPH0946197 A JP H0946197A JP 7212378 A JP7212378 A JP 7212378A JP 21237895 A JP21237895 A JP 21237895A JP H0946197 A JPH0946197 A JP H0946197A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- H—ELECTRICITY
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- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract
(57)【要約】
【課題】 所望する任意の分解能をもつ可変遅延回路を
提供する。 【解決手段】 クロック入力端子１およびデータ入力端
子２にそれぞれ接続され、データ入力端子２のデータ信
号２Ａに遅延処理した後、データ信号２Ａを出力するそ
れぞれが異なる遅延時間を備えた複数の遅延回路５と、
複数の遅延回路５に接続され、遅延回路５からの出力の
うちいずれか１つをデータ出力端子３に選択出力するセ
レクタ９をもつ。各遅延回路５はクロック入力端子１と
接続された位相比較回路６および遅延手段７と、データ
入力端子２に接続された遅延手段８とを備える。位相比
較回路６はクロック信号１Ａと遅延手段７から遅延され
たクロック信号を入力すると、遅延されたクロック信号
の遅延時間をクロック信号１Ａの周期と等しくなるよう
に制御する遅延時間制御信号６Ａを遅延手段７・８に出
力する。
提供する。 【解決手段】 クロック入力端子１およびデータ入力端
子２にそれぞれ接続され、データ入力端子２のデータ信
号２Ａに遅延処理した後、データ信号２Ａを出力するそ
れぞれが異なる遅延時間を備えた複数の遅延回路５と、
複数の遅延回路５に接続され、遅延回路５からの出力の
うちいずれか１つをデータ出力端子３に選択出力するセ
レクタ９をもつ。各遅延回路５はクロック入力端子１と
接続された位相比較回路６および遅延手段７と、データ
入力端子２に接続された遅延手段８とを備える。位相比
較回路６はクロック信号１Ａと遅延手段７から遅延され
たクロック信号を入力すると、遅延されたクロック信号
の遅延時間をクロック信号１Ａの周期と等しくなるよう
に制御する遅延時間制御信号６Ａを遅延手段７・８に出
力する。
Description
【０００１】
【発明の属する技術分野】この発明は可変遅延回路、と
くに論理回路に用いられ、位相調整等に用いられる可変
遅延回路に関する。
くに論理回路に用いられ、位相調整等に用いられる可変
遅延回路に関する。
【０００２】
【従来の技術】次に、従来の技術による可変遅延回路の
構成図を図６に示す。図６の２はデータ入力端子、３は
データ出力端子、４は遅延設定データ入力端子、８４は
ゲート、９はセレクタ、２Ａはデータ信号、４Ａはセレ
クト信号である。図６でデータ入力端子２に入力したデ
ータ信号２Ａはセレクタ９の一方のデータ入力に接続さ
れるとともに、ゲート８４を介してセレクタ９のもう一
方のデータ入力に接続されている。セレクタ９は遅延設
定データ入力端子４より入力されるセレクト信号４Ａに
応じてデータ入力信号あるいはゲート８４の出力を選択
して、データ出力端子３に出力する。
構成図を図６に示す。図６の２はデータ入力端子、３は
データ出力端子、４は遅延設定データ入力端子、８４は
ゲート、９はセレクタ、２Ａはデータ信号、４Ａはセレ
クト信号である。図６でデータ入力端子２に入力したデ
ータ信号２Ａはセレクタ９の一方のデータ入力に接続さ
れるとともに、ゲート８４を介してセレクタ９のもう一
方のデータ入力に接続されている。セレクタ９は遅延設
定データ入力端子４より入力されるセレクト信号４Ａに
応じてデータ入力信号あるいはゲート８４の出力を選択
して、データ出力端子３に出力する。
【０００３】また、他の従来の技術による可変遅延回路
の構成図を図７に示す。図７の２はデータ入力端子、３
はデータ出力端子、４は遅延設定データ入力端子、８３
はゲート、８４はゲート、９はセレクタ、２Ａはデータ
信号、４Ａはセレクト信号である。図７でデータ入力端
子２に入力したデータ信号２Ａはゲート８３を介してセ
レクタ９の一方のデータ入力に接続されるとともに、ゲ
ート８４を介してセレクタ９のもう一方のデータ入力に
接続されている。ゲート８３とゲート８４には遅延時間
の異なるゲートを用い、セレクタ９は遅延設定データ入
力端子４より入力されるセレクト信号４Ａに応じてゲー
ト８３の出力あるいはゲート８４の出力を選択してデー
タ出力端子３に出力する。
の構成図を図７に示す。図７の２はデータ入力端子、３
はデータ出力端子、４は遅延設定データ入力端子、８３
はゲート、８４はゲート、９はセレクタ、２Ａはデータ
信号、４Ａはセレクト信号である。図７でデータ入力端
子２に入力したデータ信号２Ａはゲート８３を介してセ
レクタ９の一方のデータ入力に接続されるとともに、ゲ
ート８４を介してセレクタ９のもう一方のデータ入力に
接続されている。ゲート８３とゲート８４には遅延時間
の異なるゲートを用い、セレクタ９は遅延設定データ入
力端子４より入力されるセレクト信号４Ａに応じてゲー
ト８３の出力あるいはゲート８４の出力を選択してデー
タ出力端子３に出力する。
【０００４】
【発明が解決しようとする課題】図６の従来の技術によ
る可変遅延回路では、ゲート８４の遅延時間が可変遅延
回路の遅延時間の分解能となり、ゲート８４の遅延時間
以下の分解能で遅延時間を設定することはできない。
る可変遅延回路では、ゲート８４の遅延時間が可変遅延
回路の遅延時間の分解能となり、ゲート８４の遅延時間
以下の分解能で遅延時間を設定することはできない。
【０００５】また、図７の他の従来の技術による可変遅
延回路では、遅延時間の分解能はゲート８３の遅延時間
とゲート８４の遅延時間の差による特定の値に限定され
るという欠点がある。
延回路では、遅延時間の分解能はゲート８３の遅延時間
とゲート８４の遅延時間の差による特定の値に限定され
るという欠点がある。
【０００６】この発明はこのような従来技術の欠点を解
消し、所望する任意の分解能をもつことのできる可変遅
延回路を提供することを目的とする。
消し、所望する任意の分解能をもつことのできる可変遅
延回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は上述の課題を
解決するために、データ入力端子２より入力したデータ
信号２Ａに所望の遅延を行いデータ出力端子３より出力
する可変遅延回路は、クロック入力端子１およびデータ
入力端子２にそれぞれ接続され、データ入力端子２より
入力したデータ信号２Ａに遅延処理を行った後、このデ
ータ信号２Ａを出力するそれぞれが異なる遅延時間を備
えた複数の遅延回路５と、複数の遅延回路５に接続さ
れ、これら遅延回路５からの出力のうちいずれか１つを
データ出力端子３に選択出力するセレクタ９とを有す
る。各遅延回路５はクロック入力端子(1) と接続された
位相比較回路６および遅延手段７と、データ入力端子２
に接続され、遅延手段７の一定倍の遅延時間のもつ遅延
手段８とを備える。遅延手段７はクロック入力端子１よ
り入力したクロック信号１Ａを遅延した後に位相比較回
路６に出力する。位相比較回路６は、クロック信号１Ａ
と遅延手段７から遅延されたクロック信号を入力し、遅
延されたクロック信号の遅延時間をクロック信号１Ａの
周期と等しくなるように制御する遅延時間制御信号６Ａ
を遅延手段７および遅延手段８に出力する。遅延手段８
は遅延時間制御信号６Ａにより制御される遅延時間によ
りデータ入力端子２より入力したデータ信号２Ａの遅延
を行う。
解決するために、データ入力端子２より入力したデータ
信号２Ａに所望の遅延を行いデータ出力端子３より出力
する可変遅延回路は、クロック入力端子１およびデータ
入力端子２にそれぞれ接続され、データ入力端子２より
入力したデータ信号２Ａに遅延処理を行った後、このデ
ータ信号２Ａを出力するそれぞれが異なる遅延時間を備
えた複数の遅延回路５と、複数の遅延回路５に接続さ
れ、これら遅延回路５からの出力のうちいずれか１つを
データ出力端子３に選択出力するセレクタ９とを有す
る。各遅延回路５はクロック入力端子(1) と接続された
位相比較回路６および遅延手段７と、データ入力端子２
に接続され、遅延手段７の一定倍の遅延時間のもつ遅延
手段８とを備える。遅延手段７はクロック入力端子１よ
り入力したクロック信号１Ａを遅延した後に位相比較回
路６に出力する。位相比較回路６は、クロック信号１Ａ
と遅延手段７から遅延されたクロック信号を入力し、遅
延されたクロック信号の遅延時間をクロック信号１Ａの
周期と等しくなるように制御する遅延時間制御信号６Ａ
を遅延手段７および遅延手段８に出力する。遅延手段８
は遅延時間制御信号６Ａにより制御される遅延時間によ
りデータ入力端子２より入力したデータ信号２Ａの遅延
を行う。
【０００８】また、この発明によれば、データ入力端子
２より入力したデータ信号２Ａに所望の遅延を行いデー
タ出力端子３より出力する可変遅延回路は、クロック入
力端子１に接続される位相比較回路６１、遅延手段７
１、位相比較回路６２、遅延手段７２、および位相比較
回路６１と６２の遅延時間制御信号６１Ａ，６２Ａを入
力する複数のゲート回路１３とを有する。位相比較回路
６１はクロック信号１Ａと遅延手段７１により遅延され
た第１の遅延クロック信号とを入力し、第１の遅延クロ
ック信号の遅延時間をクロック信号１Ａの周期と等しく
なるように制御する遅延時間制御信号６１Ａをゲート回
路１３に出力する。また、位相比較回路６２はクロック
信号１Ａと遅延手段７２により遅延された第２の遅延ク
ロック信号とを入力し、第２の遅延クロック信号の遅延
時間をクロック信号１Ａの周期と等しくなるように制御
する遅延時間制御信号６２Ａをゲート回路１３に出力す
る。ゲート回路１３はそれぞれ、遅延時間制御信号６１
Ａにより制御され、遅延手段７１の一定倍の遅延時間を
もつ第１の遅延素子と遅延時間制御信号６２Ａにより制
御され、遅延手段７２の一定倍の遅延時間をもつ第２の
遅延素子を備え、隣接するゲート回路１３の第１の遅延
素子と第２の遅延素子は互いに直列接続されるととも
に、これらゲート回路１３のいずれか１つが選択される
と、データ入力端子１とデータ出力端子３間の接続経路
がこの選択に応じてこれらゲート回路(13)の前記第１の
遅延素子と第２の遅延素子で形成され、この接続経路に
応じた遅延時間によりデータ入力端子(1) より入力した
データ信号(2A)が遅延される。
２より入力したデータ信号２Ａに所望の遅延を行いデー
タ出力端子３より出力する可変遅延回路は、クロック入
力端子１に接続される位相比較回路６１、遅延手段７
１、位相比較回路６２、遅延手段７２、および位相比較
回路６１と６２の遅延時間制御信号６１Ａ，６２Ａを入
力する複数のゲート回路１３とを有する。位相比較回路
６１はクロック信号１Ａと遅延手段７１により遅延され
た第１の遅延クロック信号とを入力し、第１の遅延クロ
ック信号の遅延時間をクロック信号１Ａの周期と等しく
なるように制御する遅延時間制御信号６１Ａをゲート回
路１３に出力する。また、位相比較回路６２はクロック
信号１Ａと遅延手段７２により遅延された第２の遅延ク
ロック信号とを入力し、第２の遅延クロック信号の遅延
時間をクロック信号１Ａの周期と等しくなるように制御
する遅延時間制御信号６２Ａをゲート回路１３に出力す
る。ゲート回路１３はそれぞれ、遅延時間制御信号６１
Ａにより制御され、遅延手段７１の一定倍の遅延時間を
もつ第１の遅延素子と遅延時間制御信号６２Ａにより制
御され、遅延手段７２の一定倍の遅延時間をもつ第２の
遅延素子を備え、隣接するゲート回路１３の第１の遅延
素子と第２の遅延素子は互いに直列接続されるととも
に、これらゲート回路１３のいずれか１つが選択される
と、データ入力端子１とデータ出力端子３間の接続経路
がこの選択に応じてこれらゲート回路(13)の前記第１の
遅延素子と第２の遅延素子で形成され、この接続経路に
応じた遅延時間によりデータ入力端子(1) より入力した
データ信号(2A)が遅延される。
【０００９】
【発明の実施の形態】次に添付図面を参照してこの発明
による可変遅延回路の実施例を詳細に説明する。
による可変遅延回路の実施例を詳細に説明する。
【００１０】図１は第１の発明による可変遅延回路の実
施の形態を示す原理図である。図１の１はクロック入力
端子、２はデータ入力端子、３はデータ出力端子、４は
遅延設定データ入力端子、５は遅延回路、６は位相比較
回路、７は遅延手段、８は遅延手段、９はセレクタ、１
Ａはクロック信号、２Ａはデータ信号、４Ａはセレクト
信号、６Ａは遅延時間制御信号である。
施の形態を示す原理図である。図１の１はクロック入力
端子、２はデータ入力端子、３はデータ出力端子、４は
遅延設定データ入力端子、５は遅延回路、６は位相比較
回路、７は遅延手段、８は遅延手段、９はセレクタ、１
Ａはクロック信号、２Ａはデータ信号、４Ａはセレクト
信号、６Ａは遅延時間制御信号である。
【００１１】クロック入力端子１に入力したクロック信
号１Ａとデータ入力端子２に入力したデータ信号２Ａ
は、複数個備えたそれぞれ遅延時間の異なる遅延回路５
に供給される。
号１Ａとデータ入力端子２に入力したデータ信号２Ａ
は、複数個備えたそれぞれ遅延時間の異なる遅延回路５
に供給される。
【００１２】遅延回路５では、位相比較回路６がクロッ
ク信号１Ａと、クロック信号１Ａを遅延手段７で遅延し
た信号の位相とを比較し、遅延時間制御信号６Ａによ
り、遅延手段７の遅延時間をクロック信号１Ａの周期と
等しくなるように制御する。
ク信号１Ａと、クロック信号１Ａを遅延手段７で遅延し
た信号の位相とを比較し、遅延時間制御信号６Ａによ
り、遅延手段７の遅延時間をクロック信号１Ａの周期と
等しくなるように制御する。
【００１３】遅延手段８は、遅延手段７とともに遅延時
間制御信号６Ａにより制御され、遅延手段７の遅延時間
と比例した遅延時間を持つので、遅延手段８の遅延時間
は固定される。
間制御信号６Ａにより制御され、遅延手段７の遅延時間
と比例した遅延時間を持つので、遅延手段８の遅延時間
は固定される。
【００１４】遅延手段８はデータ入力端子２に入力した
データ信号２Ａを遅延する。
データ信号２Ａを遅延する。
【００１５】複数個ある遅延回路５の、遅延手段７と遅
延手段８の遅延時間の比をそれぞれで異なるものにする
ことにより、それぞれの遅延手段８の出力の位相は異な
ったものとなる。
延手段８の遅延時間の比をそれぞれで異なるものにする
ことにより、それぞれの遅延手段８の出力の位相は異な
ったものとなる。
【００１６】セレクタ９は、それぞれの遅延手段８の出
力を、遅延設定データ入力端子４に入力したセレクト信
号４Ａにしたがい選択し、データ出力端子３に出力す
る。セレクト信号４Ａを変えることによって、選択され
る遅延回路５が変わり、可変遅延回路の遅延時間を変化
させることができる。
力を、遅延設定データ入力端子４に入力したセレクト信
号４Ａにしたがい選択し、データ出力端子３に出力す
る。セレクト信号４Ａを変えることによって、選択され
る遅延回路５が変わり、可変遅延回路の遅延時間を変化
させることができる。
【００１７】図２は第１の発明による可変遅延回路の実
施の形態例を示す構成図である。図２の１はクロック入
力端子、２はデータ入力端子、３はデータ出力端子、４
は遅延設定データ入力端子、５１は遅延回路、５２は遅
延回路、６１は位相比較回路、６２は位相比較回路、７
１は遅延手段、７１０はゲート、７２は遅延手段、７２
０はゲート、８１は遅延手段、８１０はゲート、８２は
遅延手段、８２０はゲート、９はセレクタ、１Ａはクロ
ック信号、２Ａはデータ信号、４Ａはセレクト信号、６
１Ａは遅延時間制御信号、６２Ａは遅延時間制御信号で
ある。
施の形態例を示す構成図である。図２の１はクロック入
力端子、２はデータ入力端子、３はデータ出力端子、４
は遅延設定データ入力端子、５１は遅延回路、５２は遅
延回路、６１は位相比較回路、６２は位相比較回路、７
１は遅延手段、７１０はゲート、７２は遅延手段、７２
０はゲート、８１は遅延手段、８１０はゲート、８２は
遅延手段、８２０はゲート、９はセレクタ、１Ａはクロ
ック信号、２Ａはデータ信号、４Ａはセレクト信号、６
１Ａは遅延時間制御信号、６２Ａは遅延時間制御信号で
ある。
【００１８】遅延手段７１はゲート７１０を直列に１０
段接続したもので構成している。遅延手段８１はゲート
８１０で構成している。ゲート７１０とゲート８１０は
同一の構成とし、ともに遅延時間制御信号６１Ａにより
遅延時間を制御される。よって遅延手段８１の遅延時間
は遅延手段７１の遅延時間の１／１０である。
段接続したもので構成している。遅延手段８１はゲート
８１０で構成している。ゲート７１０とゲート８１０は
同一の構成とし、ともに遅延時間制御信号６１Ａにより
遅延時間を制御される。よって遅延手段８１の遅延時間
は遅延手段７１の遅延時間の１／１０である。
【００１９】クロック入力端子１に周期90nsのクロック
信号を入力する。位相比較回路６１はクロック信号１Ａ
とクロック信号１Ａを遅延手段７１で遅延した信号の位
相を比較し遅延時間制御信号６１Ａにより、遅延手段７
１の遅延時間をクロック信号１Ａの周期と等しくなるよ
うに制御するとともに、遅延手段８１の遅延時間を制御
する。よって遅延手段７１の遅延時間は90ns、遅延手段
８１の遅延時間は９nsに固定される。
信号を入力する。位相比較回路６１はクロック信号１Ａ
とクロック信号１Ａを遅延手段７１で遅延した信号の位
相を比較し遅延時間制御信号６１Ａにより、遅延手段７
１の遅延時間をクロック信号１Ａの周期と等しくなるよ
うに制御するとともに、遅延手段８１の遅延時間を制御
する。よって遅延手段７１の遅延時間は90ns、遅延手段
８１の遅延時間は９nsに固定される。
【００２０】遅延手段７２はゲート７２０を直列に９段
接続したもので構成している。遅延手段８２はゲート８
２０で構成している。ゲート７２０とゲート８２０は同
一の構成とし、ともに遅延時間制御信号６２Ａにより遅
延時間を制御される。よって遅延手段８２の遅延時間は
遅延手段７２の遅延時間の１／９である。
接続したもので構成している。遅延手段８２はゲート８
２０で構成している。ゲート７２０とゲート８２０は同
一の構成とし、ともに遅延時間制御信号６２Ａにより遅
延時間を制御される。よって遅延手段８２の遅延時間は
遅延手段７２の遅延時間の１／９である。
【００２１】位相比較回路６２はクロック信号１Ａとク
ロック信号１Ａを遅延手段７２で遅延した信号の位相を
比較し遅延時間制御信号６２Ａにより、遅延手段７２の
遅延時間をクロック信号１Ａの周期と等しくなるように
制御するとともに、遅延手段８２の遅延時間を制御す
る。よって遅延手段７２の遅延時間は90ns、遅延手段８
２の遅延時間は10nsに固定される。
ロック信号１Ａを遅延手段７２で遅延した信号の位相を
比較し遅延時間制御信号６２Ａにより、遅延手段７２の
遅延時間をクロック信号１Ａの周期と等しくなるように
制御するとともに、遅延手段８２の遅延時間を制御す
る。よって遅延手段７２の遅延時間は90ns、遅延手段８
２の遅延時間は10nsに固定される。
【００２２】データ入力端子２に入力したデータ信号２
Ａを、遅延手段８１と遅延手段８２に送り、それぞれ９
nsまたは10ns遅延する。セレクタ９は遅延設定データ入
力端子４に入力したセレクト信号４Ａにしたがって、遅
延手段８１あるいは遅延手段８２の出力を選択してデー
タ出力端子３に送る。この可変遅延回路の分解能は１ns
となる。
Ａを、遅延手段８１と遅延手段８２に送り、それぞれ９
nsまたは10ns遅延する。セレクタ９は遅延設定データ入
力端子４に入力したセレクト信号４Ａにしたがって、遅
延手段８１あるいは遅延手段８２の出力を選択してデー
タ出力端子３に送る。この可変遅延回路の分解能は１ns
となる。
【００２３】また、図３は第１の発明による可変遅延回
路の他の実施の形態例である。図３の１はクロック入力
端子、２はデータ入力端子、３はデータ出力端子、４は
遅延設定データ入力端子、４３は遅延設定データ入力端
子、５１は遅延回路、５２は遅延回路、６１は位相比較
回路、６２は位相比較回路、７１は遅延手段、７１０は
ゲート、７２は遅延手段、７２０はゲート、８１は遅延
手段、８１０はゲート、８３１はゲート、８３２はゲー
ト、８２は遅延手段、８２０はゲート、８４１はゲー
ト、８４２はゲート、９はセレクタ、９１はセレクタ、
１Ａはクロック信号、２Ａはデータ信号、４Ａはセレク
ト信号、６１Ａは遅延時間制御信号、６２Ａは遅延時間
制御信号である。
路の他の実施の形態例である。図３の１はクロック入力
端子、２はデータ入力端子、３はデータ出力端子、４は
遅延設定データ入力端子、４３は遅延設定データ入力端
子、５１は遅延回路、５２は遅延回路、６１は位相比較
回路、６２は位相比較回路、７１は遅延手段、７１０は
ゲート、７２は遅延手段、７２０はゲート、８１は遅延
手段、８１０はゲート、８３１はゲート、８３２はゲー
ト、８２は遅延手段、８２０はゲート、８４１はゲー
ト、８４２はゲート、９はセレクタ、９１はセレクタ、
１Ａはクロック信号、２Ａはデータ信号、４Ａはセレク
ト信号、６１Ａは遅延時間制御信号、６２Ａは遅延時間
制御信号である。
【００２４】なお、ゲート８３１、８３２はゲート８１
０と、またゲート８４１、８４２はゲート８２０と、そ
れぞれ同一の構成となっている。このため、ゲート８３
１、８３２はそれぞれ遅延時間制御信号６１Ａにより９
nsの遅延を行い、またゲート８４１、８４２は遅延時間
制御信号６２Ａにより、10nsの遅延を行う。
０と、またゲート８４１、８４２はゲート８２０と、そ
れぞれ同一の構成となっている。このため、ゲート８３
１、８３２はそれぞれ遅延時間制御信号６１Ａにより９
nsの遅延を行い、またゲート８４１、８４２は遅延時間
制御信号６２Ａにより、10nsの遅延を行う。
【００２５】図３の実施の形態では、セレクタ９の出力
がさらにゲート８３１、８３２とゲート８４１、８４２
に送られる。これにより、選択可能な遅延時間を１nsの
間隔で４通りに増やすことが可能となる。なお、この実
施の形態ではセレクタを複数段接続することにより、選
択可能な遅延時間の数を増やすことができる一例を示し
たものであり、その構成はとくに図示したものに限定さ
れるものではない。
がさらにゲート８３１、８３２とゲート８４１、８４２
に送られる。これにより、選択可能な遅延時間を１nsの
間隔で４通りに増やすことが可能となる。なお、この実
施の形態ではセレクタを複数段接続することにより、選
択可能な遅延時間の数を増やすことができる一例を示し
たものであり、その構成はとくに図示したものに限定さ
れるものではない。
【００２６】図４は第２の発明による実施の形態を示す
可変遅延回路の原理図である。図４の１はクロック入力
端子、２はデータ入力端子、３はデータ出力端子、４０
は遅延設定データ入力端子、４１は遅延設定データ入力
端子、４２は遅延設定データ入力端子、６１は位相比較
回路、６２は位相比較回路、７１は遅延手段、７２は遅
延手段、８１１は遅延手段、８１２はオアゲート、８２
１はゲート、８２２はゲート、１０はアンドゲート、１
１はアンドゲート、１２はアンドゲート、１３はゲート
回路、１４はオアゲート、１Ａはクロック信号、２Ａは
データ信号、６１Ａは遅延時間制御信号、６２Ａは遅延
時間制御信号である。
可変遅延回路の原理図である。図４の１はクロック入力
端子、２はデータ入力端子、３はデータ出力端子、４０
は遅延設定データ入力端子、４１は遅延設定データ入力
端子、４２は遅延設定データ入力端子、６１は位相比較
回路、６２は位相比較回路、７１は遅延手段、７２は遅
延手段、８１１は遅延手段、８１２はオアゲート、８２
１はゲート、８２２はゲート、１０はアンドゲート、１
１はアンドゲート、１２はアンドゲート、１３はゲート
回路、１４はオアゲート、１Ａはクロック信号、２Ａは
データ信号、６１Ａは遅延時間制御信号、６２Ａは遅延
時間制御信号である。
【００２７】位相比較器６１はクロック入力端子１に入
力したクロック信号１Ａと、クロック信号１Ａを遅延手
段７１で遅延した信号の位相を比較し、遅延手段７１の
遅延時間をクロック信号の１Ａの周期と等しくなるよう
に制御するとともに、遅延手段８１１、オアゲート８１
２の遅延時間を制御する。遅延手段８１１、オアゲート
８１２の遅延時間はそれぞれ遅延手段７１の遅延時間に
比例するので、遅延手段８１１、オアゲート８１２の遅
延時間はそれぞれクロック信号１Ａ周期の何倍かに固定
される。
力したクロック信号１Ａと、クロック信号１Ａを遅延手
段７１で遅延した信号の位相を比較し、遅延手段７１の
遅延時間をクロック信号の１Ａの周期と等しくなるよう
に制御するとともに、遅延手段８１１、オアゲート８１
２の遅延時間を制御する。遅延手段８１１、オアゲート
８１２の遅延時間はそれぞれ遅延手段７１の遅延時間に
比例するので、遅延手段８１１、オアゲート８１２の遅
延時間はそれぞれクロック信号１Ａ周期の何倍かに固定
される。
【００２８】同様に、位相比較器６２はクロック信号１
Ａとクロック信号１Ａを遅延手段７２で遅延した信号の
位相を比較し、遅延手段７２の遅延時間をクロック信号
１Ａの周期と等しくなるように制御するとともに、ゲー
ト８２１、ゲート８２２の遅延時間を制御する。ゲート
８２１、ゲート８２２の遅延時間はそれぞれ遅延手段７
２の遅延時間に比例するので、ゲート８２１、ゲート８
２２の遅延時間はそれぞれクロック信号１Ａの周期の何
倍かに固定される。
Ａとクロック信号１Ａを遅延手段７２で遅延した信号の
位相を比較し、遅延手段７２の遅延時間をクロック信号
１Ａの周期と等しくなるように制御するとともに、ゲー
ト８２１、ゲート８２２の遅延時間を制御する。ゲート
８２１、ゲート８２２の遅延時間はそれぞれ遅延手段７
２の遅延時間に比例するので、ゲート８２１、ゲート８
２２の遅延時間はそれぞれクロック信号１Ａの周期の何
倍かに固定される。
【００２９】遅延設定データ入力端子４０、遅延設定デ
ータ入力端子４２、または複数個ある遅延設定データ入
力端子４１のうちのいずれかひとつにＨレベルを入力
し、その他にはＬレベルを入力することにより、データ
入力端子２に入力したデータ信号２Ａと、データ信号２
Ａをゲート８２１で遅延した信号と、データ信号２Ａを
ゲート８２１とゲート８２２何個かで遅延した信号のう
ちのいずれかひとつをアンドゲート１０またはアンドゲ
ート１１またはアンドゲート１２に通し、さらに遅延手
段８１１と複数個あるオアゲート８１２すべて、または
ゲート８１２いく段かで遅延し、オアゲート１４を通し
てデータ出力端子３に出力する。
ータ入力端子４２、または複数個ある遅延設定データ入
力端子４１のうちのいずれかひとつにＨレベルを入力
し、その他にはＬレベルを入力することにより、データ
入力端子２に入力したデータ信号２Ａと、データ信号２
Ａをゲート８２１で遅延した信号と、データ信号２Ａを
ゲート８２１とゲート８２２何個かで遅延した信号のう
ちのいずれかひとつをアンドゲート１０またはアンドゲ
ート１１またはアンドゲート１２に通し、さらに遅延手
段８１１と複数個あるオアゲート８１２すべて、または
ゲート８１２いく段かで遅延し、オアゲート１４を通し
てデータ出力端子３に出力する。
【００３０】このとき、遅延設定データ入力端子４０、
遅延設定データ入力端子４２、または複数個ある遅延設
定データ入力端子４１のうちのどの端子にＨレベルを入
力するかにより、可変遅延回路の遅延時間を変化させる
ことができる。
遅延設定データ入力端子４２、または複数個ある遅延設
定データ入力端子４１のうちのどの端子にＨレベルを入
力するかにより、可変遅延回路の遅延時間を変化させる
ことができる。
【００３１】図５は第２の発明による可変遅延回路の実
施の形態例を示す構成図である。図５の１はクロック入
力端子、２はデータ入力端子、３はデータ出力端子、４
０は遅延設定データ入力端子、４１は遅延設定データ入
力端子、４２は遅延設定データ入力端子、６１は位相比
較回路、６２は位相比較回路、７１は遅延手段、７１１
はオアゲート、７２は遅延手段、７２０はゲート、８１
１は遅延手段、８１１０はオアゲート、８１２はオアゲ
ート、８２１はゲート、８２２はゲート、１０はアンド
ゲート、１１はアンドゲート、１２はアンドゲート、１
３はゲート回路、１４はオアゲート、１Ａはクロック信
号、２Ａはデータ信号、６１Ａは遅延時間制御信号、６
２Ａは遅延時間制御信号である。ゲート回路１３は２個
直列としている。
施の形態例を示す構成図である。図５の１はクロック入
力端子、２はデータ入力端子、３はデータ出力端子、４
０は遅延設定データ入力端子、４１は遅延設定データ入
力端子、４２は遅延設定データ入力端子、６１は位相比
較回路、６２は位相比較回路、７１は遅延手段、７１１
はオアゲート、７２は遅延手段、７２０はゲート、８１
１は遅延手段、８１１０はオアゲート、８１２はオアゲ
ート、８２１はゲート、８２２はゲート、１０はアンド
ゲート、１１はアンドゲート、１２はアンドゲート、１
３はゲート回路、１４はオアゲート、１Ａはクロック信
号、２Ａはデータ信号、６１Ａは遅延時間制御信号、６
２Ａは遅延時間制御信号である。ゲート回路１３は２個
直列としている。
【００３２】遅延手段７１は一方の入力をＬレベルとし
たオアゲート７１１を直列に１０段接続したもので構成
している。遅延手段８１１は一方の入力をＬレベルとし
たオアゲート８１１０で構成している。遅延手段７１と
遅延手段８１１と、オアゲート８１２はいずれも遅延時
間制御信号６１Ａにより遅延時間を制御される。また、
オアゲート７１１とオアゲート８１１０とオアゲート８
１２は同じもので構成してあり、遅延手段８１１とオア
ゲート８１２の遅延時間は遅延手段７１の遅延時間の１
／１０である。
たオアゲート７１１を直列に１０段接続したもので構成
している。遅延手段８１１は一方の入力をＬレベルとし
たオアゲート８１１０で構成している。遅延手段７１と
遅延手段８１１と、オアゲート８１２はいずれも遅延時
間制御信号６１Ａにより遅延時間を制御される。また、
オアゲート７１１とオアゲート８１１０とオアゲート８
１２は同じもので構成してあり、遅延手段８１１とオア
ゲート８１２の遅延時間は遅延手段７１の遅延時間の１
／１０である。
【００３３】クロック入力端子１に周期90nsのクロック
信号を入力する。位相比較回路６１はクロック信号１Ａ
とクロック信号を遅延手段７１で遅延した信号の位相を
比較し遅延時間制御信号６１Ａにより、遅延手段７１の
遅延時間をクロック信号１Ａの周期と等しくなるように
制御するとともに、遅延手段８１１とオアゲート８１２
の遅延時間を制御する。よって遅延手段７１の遅延時間
は90ns、また遅延手段８１１とオアゲート８１２の遅延
時間は９nsに固定される。
信号を入力する。位相比較回路６１はクロック信号１Ａ
とクロック信号を遅延手段７１で遅延した信号の位相を
比較し遅延時間制御信号６１Ａにより、遅延手段７１の
遅延時間をクロック信号１Ａの周期と等しくなるように
制御するとともに、遅延手段８１１とオアゲート８１２
の遅延時間を制御する。よって遅延手段７１の遅延時間
は90ns、また遅延手段８１１とオアゲート８１２の遅延
時間は９nsに固定される。
【００３４】遅延手段７２はゲート７２０を直列に９段
接続したもので構成している。遅延手段７２とゲート８
２１と、ゲート８２２はいずれも遅延時間制御信号６２
Ａにより遅延時間を制御される。また、ゲート７２０と
ゲート８２１とゲート８２２は同じもので構成してあ
り、ゲート８２１とゲート８２２の遅延時間は遅延手段
７２の遅延時間の１／９である。
接続したもので構成している。遅延手段７２とゲート８
２１と、ゲート８２２はいずれも遅延時間制御信号６２
Ａにより遅延時間を制御される。また、ゲート７２０と
ゲート８２１とゲート８２２は同じもので構成してあ
り、ゲート８２１とゲート８２２の遅延時間は遅延手段
７２の遅延時間の１／９である。
【００３５】位相比較回路６２はクロック信号１Ａとク
ロック信号を遅延手段７２で遅延した信号の位相を比較
し遅延時間制御信号６２Ａにより、遅延手段７２の遅延
時間をクロック信号１Ａの周期と等しくなるように制御
するとともに、ゲート８２１とゲート８２２の遅延時間
を制御する。よって遅延手段７２の遅延時間は90ns、ま
たゲート８２１とゲート８２２の遅延時間は10nsに固定
される。
ロック信号を遅延手段７２で遅延した信号の位相を比較
し遅延時間制御信号６２Ａにより、遅延手段７２の遅延
時間をクロック信号１Ａの周期と等しくなるように制御
するとともに、ゲート８２１とゲート８２２の遅延時間
を制御する。よって遅延手段７２の遅延時間は90ns、ま
たゲート８２１とゲート８２２の遅延時間は10nsに固定
される。
【００３６】遅延設定データ入力端子４０と遅延設定デ
ータ入力端子４１と遅延設定データ入力端子４２のうち
のひとつにＨレベルを入力し、他にＬレベルを入力する
ことにより、データ入力端子２からデータ出力端子３ま
での遅延時間は分解能１nsで設定される。
ータ入力端子４１と遅延設定データ入力端子４２のうち
のひとつにＨレベルを入力し、他にＬレベルを入力する
ことにより、データ入力端子２からデータ出力端子３ま
での遅延時間は分解能１nsで設定される。
【００３７】
【発明の効果】このように、この発明によれば、クロッ
ク信号の周期に比した遅延時間をもつ複数の経路を切り
替えることにより所望する任意の分解能をもち、遅延時
間や分解能の精度の良い可変遅延回路を得ることができ
る。また、クロック信号と基準となる遅延手段での遅延
処理されたクロック信号との周期を合わせることにより
遅延時間制御信号を出力し、これにより遅延時間が決定
されるので、温度や電源電圧等の影響を受けにくいとい
う利点がある。
ク信号の周期に比した遅延時間をもつ複数の経路を切り
替えることにより所望する任意の分解能をもち、遅延時
間や分解能の精度の良い可変遅延回路を得ることができ
る。また、クロック信号と基準となる遅延手段での遅延
処理されたクロック信号との周期を合わせることにより
遅延時間制御信号を出力し、これにより遅延時間が決定
されるので、温度や電源電圧等の影響を受けにくいとい
う利点がある。
【図１】第１の発明による可変遅延回路の原理図であ
る。
る。
【図２】第１の発明による可変遅延回路の実施の形態例
の構成図である。
の構成図である。
【図３】第１の発明による可変遅延回路の他の実施の形
態例の構成図である。
態例の構成図である。
【図４】第２の発明による可変遅延回路の原理図であ
る。
る。
【図５】第２の発明による可変遅延回路の実施の形態例
の構成図である。
の構成図である。
【図６】従来の技術による可変遅延回路の構成図であ
る。
る。
【図７】他の従来の技術による可変遅延回路の構成図で
ある。
ある。
１ クロック入力端子 ２ データ入力端子 ３ データ出力端子 ４，４０，４１，４２ 遅延設定データ入力端子 ５ 遅延回路 ６，６１，６２ 位相比較回路 ７，８，７１，７２，８１１ 遅延手段 ９ セレクタ １０，１１，１２，１３ アンドゲート １４ オアゲート
Claims (5)
- 【請求項１】 データ入力端子(2) より入力したデータ
信号(2A)に所望の遅延を行いデータ出力端子(3) より出
力する可変遅延回路において、 クロック入力端子(1) およびデータ入力端子(2) にそれ
ぞれ接続され、データ入力端子(2) より入力したデータ
信号(2A)に遅延処理を行った後、このデータ信号(2A)を
出力するそれぞれが異なる遅延時間を備えた複数の遅延
回路(5）と、 前記複数の遅延回路(5) に接続され、これら遅延回路
(5) からの出力のうちいずれか１つをデータ出力端子
(3) に選択出力するセレクタ(9）とを有し、 前記各遅延回路(5) はクロック入力端子(1) と接続され
た位相比較回路(6) および遅延手段(7) と、データ入力
端子(2) に接続され、遅延手段(7) の一定倍の遅延時間
をもつ遅延手段(8) とを備え、 遅延手段(7) はクロック入力端子(1) より入力したクロ
ック信号(1A)を遅延した後に位相比較回路(6) に出力
し、 位相比較回路(6) は、クロック信号(1A)と遅延手段(7)
から遅延されたクロック信号を入力し、前記遅延された
クロック信号の遅延時間をクロック信号(1A)の周期と等
しくなるように制御する遅延時間制御信号(6A)を遅延手
段(7) および遅延手段(8) に出力し、 遅延手段(8) は遅延時間制御信号(6A)により制御される
遅延時間によりデータ入力端子(2) より入力したデータ
信号(2A)の遅延を行うことを特徴とする可変遅延回路。 - 【請求項２】 請求項１に記載の可変遅延回路におい
て、遅延手段(8) は１つの遅延素子により構成されると
ともに、遅延手段(7) は遅延手段(8) の遅延素子がｎ
（ｎは２以上の自然数）段縦続接続されることにより構
成され、 遅延手段(8) は遅延手段(7) の遅延時間の１／ｎの遅延
時間に制御されることを特徴とする可変遅延回路。 - 【請求項３】 請求項１に記載の可変遅延回路におい
て、この可変遅延回路は、 セレクタ(9) の出力側に位相比較回路(6) の遅延時間制
御信号(6A)制御を受ける遅延回路(5) 毎に設けられた遅
延手段と、 前記遅延手段の出力を入力し、これら出力のいずれか１
つを選択出力するセレクタ(91)とを有することを特徴と
する可変遅延回路。 - 【請求項４】 データ入力端子(2) より入力したデータ
信号(2A)に所望の遅延を行いデータ出力端子(3) より出
力する可変遅延回路において、 クロック入力端子(1) に接続される位相比較回路(61)、
遅延手段(71)、位相比較回路(62)、遅延手段(72)、およ
び位相比較回路(61)と(62)の遅延時間制御信号(61A),(6
2A) を入力する複数のゲート回路(13)とを有し、 位相比較回路(61)はクロック信号(1A)と遅延手段(71)に
より遅延された第１の遅延クロック信号とを入力し、前
記第１の遅延クロック信号の遅延時間をクロック信号(1
A)の周期と等しくなるように制御する遅延時間制御信号
(61A) をゲート回路(13)に出力し、 位相比較回路(62)はクロック信号(1A)と遅延手段(72)に
より遅延された第２の遅延クロック信号とを入力し、前
記第２の遅延クロック信号の遅延時間をクロック信号(1
A)の周期と等しくなるように制御する遅延時間制御信号
(62A) をゲート回路(13)に出力し、 ゲート回路(13)はそれぞれ、遅延時間制御信号(61A) に
より制御され、遅延手段(71)の一定倍の遅延時間をもつ
第１の遅延素子と遅延時間制御信号(62A) により制御さ
れ、遅延手段(72)の一定倍の遅延時間をもつ第２の遅延
素子を備え、隣接するゲート回路(13)の前記第１の遅延
素子と第２の遅延素子は互いに直列接続されるととも
に、これらゲート回路(13)のいずれか１つが選択される
と、データ入力端子(1) とデータ出力端子(3) 間の接続
経路がこの選択に応じてこれらゲート回路(13)の前記第
１の遅延素子と第２の遅延素子で形成され、この接続経
路に応じた遅延時間によりデータ入力端子(1) より入力
したデータ信号(2A)が遅延されることを特徴とする可変
遅延回路。 - 【請求項５】 第１の遅延設定データ入力端子(41)と、
第１の遅延設定データ入力端子(41)からの信号を一方の
入力とする第１のアンドゲート(11)と、第１のアンドゲ
ート(11)の出力を一方の入力とし、第１の遅延時間制御
信号(61A) により遅延時間を制御される第１のオアゲー
ト(812) と、第２の遅延時間制御信号(62A) により遅延
時間を制御される第１のゲート(822) からなるゲート回
路(13)を複数個備え、 前段のゲート回路(13)の第１のオアゲート(812) の出力
を後段のゲート回路(13)の第１のオアゲート(812) のも
う１方の入力、前段のゲート回路(13)の第１のゲート(8
22) の出力を後段のゲート回路(13)の第１のゲート(82
2) の入力と後段のゲート回路(13)の第１のアンドゲー
ト(11)のもう一方の入力とするように直列に接続し、 データ入力端子(2) に入力したデータ信号(2A)を入力と
し第２の遅延時間制御信号(62A) により遅延時間を制御
され、遅延時間が第１のゲート(822) と比例して変化
し、出力を初段のゲート回路(13)の第１のゲート(822)
の入力と第１のアンドゲート(11)のもう一方の入力に送
る第２のゲート(821) と、 データ入力信号(2A)と第２の遅延設定データ入力端子(4
0)からの信号を入力とする第２のアンドゲート(10)と、 第２のアンドゲート(10)の出力を入力とし、第１の遅延
時間制御信号(61A) により遅延時間を制御され、遅延時
間が第１のオアゲート(812) と比例して変化し、出力を
初段のゲート回路(13)の第１のオアゲート(812) のもう
一方の入力に送る第１の遅延手段(811) と、 第３の遅延設定データ入力端子(42)からの信号と最終段
のゲート回路(13)の第１のゲート(822) の出力を入力と
する第３のアンドゲート(12)と、 第３のアンドゲート(12)の出力と最終段のゲート回路(1
3)の第１のオアゲート(812) の出力を入力とし出力をデ
ータ出力端子(3) に送る第２のオアゲート(14)と、 クロック入力端子(1) に入力したクロック信号(1A)を入
力とし、第１の遅延時間制御信号(61A) により遅延時間
を制御され、遅延時間が第１のオアゲート(812) と比例
して変化する第２の遅延手段(71)と、 クロック信号(1A)と第２の遅延手段(71)の出力を入力と
し、 遅延時間制御信号(61A)を出力し、第２の遅延手段(71)
の遅延時間をクロック信号(1A)の周期と等しくなるよう
に制御するとともに第１のオアゲート(812) と第１の遅
延手段(811) の遅延時間を制御する位相比較回路(61)
と、 クロック信号(1A)を入力とし、第２の遅延時間制御信号
(62A) により遅延時間を制御され、遅延時間が第１のゲ
ート(822) と比例して変化する第３の遅延手段(72)と、 クロック信号(1A)と第３の遅延手段(72)の出力を入力と
し、遅延時間制御信号(62A)を出力し、第３の遅延手段
(72)の遅延時間をクロック信号(1A)の周期と等しくなる
ように制御するとともに第１のゲート(822) と第２のゲ
ート(821) の遅延時間を制御する位相比較回路(62)を備
え、第２の遅延手段(71)の遅延時間に対する第１の遅延
手段(811) の遅延時間の比と第３の遅延手段(72)の遅延
時間に対する第２のゲート(821) の遅延時間の比を異な
るものとし、第２の遅延手段(71)の遅延時間に対する第
１のオアゲート(812) の遅延時間の比と第３の遅延手段
(72)の遅延時間に対する第１のゲート(822) の遅延時間
の比を異なるものとすることを特徴とする可変遅延回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212378A JPH0946197A (ja) | 1995-07-28 | 1995-07-28 | 可変遅延回路 |
| US08/687,037 US5801562A (en) | 1995-07-28 | 1996-07-25 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212378A JPH0946197A (ja) | 1995-07-28 | 1995-07-28 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946197A true JPH0946197A (ja) | 1997-02-14 |
Family
ID=16621585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7212378A Pending JPH0946197A (ja) | 1995-07-28 | 1995-07-28 | 可変遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5801562A (ja) |
| JP (1) | JPH0946197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
| US7834673B2 (en) | 2007-12-24 | 2010-11-16 | Fujitsu Semiconductor Limited | Variable delay circuit and delay amount control method |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5900762A (en) * | 1997-08-05 | 1999-05-04 | Hewlett-Packard Company | Self-calibrating electronic programmable delay line utilizing an interpolation algorithm |
| JP3931477B2 (ja) * | 1998-12-03 | 2007-06-13 | 三菱電機株式会社 | クロック再生／識別装置 |
| US20020054409A1 (en) * | 2000-09-05 | 2002-05-09 | Meir Bartur | Fiber optic transceiver employing clock and data phase aligner |
| GB2368473A (en) * | 2000-10-24 | 2002-05-01 | Advanced Risc Mach Ltd | Modified clock signal generator |
| US7729668B2 (en) * | 2003-04-03 | 2010-06-01 | Andrew Llc | Independence between paths that predistort for memory and memory-less distortion in power amplifiers |
| US7282973B1 (en) * | 2005-12-07 | 2007-10-16 | Altera Corporation | Enhanced DLL phase output scheme |
| US7936789B2 (en) * | 2006-03-31 | 2011-05-03 | Intel Corporation | Disparate clock domain synchronization |
| JP2009043342A (ja) * | 2007-08-09 | 2009-02-26 | Panasonic Corp | 半導体記憶装置 |
| KR100937949B1 (ko) * | 2008-04-30 | 2010-01-21 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
| US10560105B1 (en) * | 2018-10-30 | 2020-02-11 | Qualcomm Incorporated | Delay-locked loop with large tuning range |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184027A (en) * | 1987-03-20 | 1993-02-02 | Hitachi, Ltd. | Clock signal supply system |
| JP3550404B2 (ja) * | 1992-09-10 | 2004-08-04 | 株式会社日立製作所 | 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置 |
| US5491673A (en) * | 1994-06-02 | 1996-02-13 | Advantest Corporation | Timing signal generation circuit |
-
1995
- 1995-07-28 JP JP7212378A patent/JPH0946197A/ja active Pending
-
1996
- 1996-07-25 US US08/687,037 patent/US5801562A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
| US7834673B2 (en) | 2007-12-24 | 2010-11-16 | Fujitsu Semiconductor Limited | Variable delay circuit and delay amount control method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5801562A (en) | 1998-09-01 |
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