JPS6086906A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPS6086906A JPS6086906A JP19502683A JP19502683A JPS6086906A JP S6086906 A JPS6086906 A JP S6086906A JP 19502683 A JP19502683 A JP 19502683A JP 19502683 A JP19502683 A JP 19502683A JP S6086906 A JPS6086906 A JP S6086906A
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- Japan
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- circuit
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/0009—Time-delay networks
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ディジタルビデオ信号のような高速のディ
ジタル信号の処理に適用され、遅延量がプログラム可能
な可変遅延回路に関する。
ジタル信号の処理に適用され、遅延量がプログラム可能
な可変遅延回路に関する。
「背景技術とその問題点」
ディジタルカラービデオ信号では、Ｙ／ｃ分離の際に、
色信号分離用フィルタで生じる遅延を補償するだめの遅
延回路をはじめとし、種々の信号処理に遅延回路が用い
られる。種々の遅延量に対応するためには、遅延量がプ
ログラマブルな可変遅延回路の構成が望ましい。可変遅
延回路の構成として、ｎ段のシフトレジスタの直列人力
として人力データを供給し、このシフトレジスタの並列
出力のうちの１個をセレクタにより選択するものがある
。この構成では、プログラム可能な遅延量がシフトレジ
スタの段数ｎで制約されると共に、段数ｎを不必要に大
きくすると、構成上の無駄が生じる問題点があった。
色信号分離用フィルタで生じる遅延を補償するだめの遅
延回路をはじめとし、種々の信号処理に遅延回路が用い
られる。種々の遅延量に対応するためには、遅延量がプ
ログラマブルな可変遅延回路の構成が望ましい。可変遅
延回路の構成として、ｎ段のシフトレジスタの直列人力
として人力データを供給し、このシフトレジスタの並列
出力のうちの１個をセレクタにより選択するものがある
。この構成では、プログラム可能な遅延量がシフトレジ
スタの段数ｎで制約されると共に、段数ｎを不必要に大
きくすると、構成上の無駄が生じる問題点があった。
従来のシフトレジスタ、セレクタ及び選択信号を発生す
るデコーダからなる可変遅延回路は、セレクタ及びデコ
ーダで生じるゲート遅延の影響により、ディジタルビデ
オ信号のような高速データを安定に出力として取り出す
ことができず、特に遅延量をクロックごとに変化させる
ことは、不可能であった。
るデコーダからなる可変遅延回路は、セレクタ及びデコ
ーダで生じるゲート遅延の影響により、ディジタルビデ
オ信号のような高速データを安定に出力として取り出す
ことができず、特に遅延量をクロックごとに変化させる
ことは、不可能であった。
「発明の目的」
したがって、この発明の目的は、可変遅延回路を単位回
路として、この単位回路を複数個用いることによって、
種々の遅延量を設定用能とするようにした可変遅延回路
を提供することにある。
路として、この単位回路を複数個用いることによって、
種々の遅延量を設定用能とするようにした可変遅延回路
を提供することにある。
この発明の他の目的は、ディジタルビデオ信号のような
高速なデータを安定に出力として取り出すことができる
と共に、遅延量をクロックごとに変化させることができ
る可変遅延回路を提供することにある。
高速なデータを安定に出力として取り出すことができる
と共に、遅延量をクロックごとに変化させることができ
る可変遅延回路を提供することにある。
「発明の概要」
この発明は、ｌビットの人力ディジタル信号が供給され
単位遅延段が複数段直列接続されたンフトレジスタと、
選択信号形成回路と、シフトレジスタから取り出された
複数の遅延時間の異なる出力信号から上記選択信号形成
回路よりの選択信号に応じて一つの信号を選択する信号
選択回路と、選択された一つの（ｉ Ｕの出力用の端子
とを有する可変遅延回路を単位回路とするものである。
単位遅延段が複数段直列接続されたンフトレジスタと、
選択信号形成回路と、シフトレジスタから取り出された
複数の遅延時間の異なる出力信号から上記選択信号形成
回路よりの選択信号に応じて一つの信号を選択する信号
選択回路と、選択された一つの（ｉ Ｕの出力用の端子
とを有する可変遅延回路を単位回路とするものである。
この発明は、人力信号を１クロック周期毎に変化し得る
選択信号によって遅延時間が可変される第１のり変遅延
回路に供給し、第１の可変遅延回路の出力を信号切換回
路の第１の入力端子に供給し、入力信号を遅延時間の固
定された第２の遅延回路に供給し、第２の遅延回路の出
力を、１クロック周期毎に変化しうる選択信号によって
遅延時間が可変される第３０町変遅延回路に供給し、第
３の可変遅延回路の出力を信号切換回路の第２の入力端
子に供給し、制御信号により信号切換回路を制御し、第
１及び第２の入力端子に供給された信号を択一的に出力
に得るようにしたものである。
選択信号によって遅延時間が可変される第１のり変遅延
回路に供給し、第１の可変遅延回路の出力を信号切換回
路の第１の入力端子に供給し、入力信号を遅延時間の固
定された第２の遅延回路に供給し、第２の遅延回路の出
力を、１クロック周期毎に変化しうる選択信号によって
遅延時間が可変される第３０町変遅延回路に供給し、第
３の可変遅延回路の出力を信号切換回路の第２の入力端
子に供給し、制御信号により信号切換回路を制御し、第
１及び第２の入力端子に供給された信号を択一的に出力
に得るようにしたものである。
「実施例」
以下、この発明の一実施例について図面を参照して説明
する。この一実施例では、単位回路としての可変遅延回
路を複数個用いることにより遅延量の設定可能な範囲を
広げるものである。この可変遅延回路の一例について第
１図、第２図及び第３図を参照して説明する。
する。この一実施例では、単位回路としての可変遅延回
路を複数個用いることにより遅延量の設定可能な範囲を
広げるものである。この可変遅延回路の一例について第
１図、第２図及び第３図を参照して説明する。
この例は、１６段のレジスタＲ，，Ｒ２，・・・ Ｒ１
５゜ＲＩ６で構成され、図示せずも入力データのザンプ
リングクロツクと同期したシフトパルスが供給されるシ
フトレジスタ１１と、破線で囲んで示すセレクタブロッ
ク１２と、破線で囲んで示すデコーダブロック１３とか
らなるものである。
５゜ＲＩ６で構成され、図示せずも入力データのザンプ
リングクロツクと同期したシフトパルスが供給されるシ
フトレジスタ１１と、破線で囲んで示すセレクタブロッ
ク１２と、破線で囲んで示すデコーダブロック１３とか
らなるものである。
シフトレジスタ１１に直列の入力データが供給され、レ
ジスタＲ２〜Ｒ１６の段間及びレジスタＲＩ６の出力側
から１６個の出力信号が取り出される。
ジスタＲ２〜Ｒ１６の段間及びレジスタＲＩ６の出力側
から１６個の出力信号が取り出される。
この１６個の出力信号の４個ずつの出力信号がセレクタ
ブロック１２のセレクタ２１，２２．２３゜２４に供給
される。つまり、レジスタＲ１〜Ｒ５の直列接続の段間
から取り出された４個の出力信号がセレクタ２１に供給
され、レジスタＲ５〜Ｒ９の直列接続の段間から取り出
された４個の出力信号がセレクタ２２に供給され、レジ
スタＲ９〜ＲＩ３ の直列接続の股間から取り出された
４個の出力信号がセレクタ２３に供給され、レジスタＲ
１３〜ＲＩ６の直列接続の段間から取り出された４個の
出力信号がセレクタ２４に供給される。
ブロック１２のセレクタ２１，２２．２３゜２４に供給
される。つまり、レジスタＲ１〜Ｒ５の直列接続の段間
から取り出された４個の出力信号がセレクタ２１に供給
され、レジスタＲ５〜Ｒ９の直列接続の段間から取り出
された４個の出力信号がセレクタ２２に供給され、レジ
スタＲ９〜ＲＩ３ の直列接続の股間から取り出された
４個の出力信号がセレクタ２３に供給され、レジスタＲ
１３〜ＲＩ６の直列接続の段間から取り出された４個の
出力信号がセレクタ２４に供給される。
セレクタ２１，２２，２３．２４は、夫々４個の入力の
うち１個を選択して出力するものである。
うち１個を選択して出力するものである。
これらのセレクタ２１〜２４の出力がレジスタＲ２１＋
Ｒ２□＋Ｒ２３＋Ｒ２４に供給される。これらのレジス
タＲ２□〜Ｒ２４の夫々の出力がセレクタ２５に供給さ
れる。このセレクタ２５は、４個の入力のうちの１個を
選択して出力するもので、セレクタ２５の出力がレジス
タＲ２６に供給される。このレジスタＲ２，から入力に
対して所定のクロック周期の遅延を有する出力データが
取り出される。
Ｒ２□＋Ｒ２３＋Ｒ２４に供給される。これらのレジス
タＲ２□〜Ｒ２４の夫々の出力がセレクタ２５に供給さ
れる。このセレクタ２５は、４個の入力のうちの１個を
選択して出力するもので、セレクタ２５の出力がレジス
タＲ２６に供給される。このレジスタＲ２，から入力に
対して所定のクロック周期の遅延を有する出力データが
取り出される。
デコーダブロック１３には、４ビツトの選択信号が供給
され、そのうちの下位２ビットＳ、、Ｓ２がレジスタ３
１を介してデコーダ３２に供給され、４ビツトの選択信
号Ｐ、〜Ｐ４に変換される。この選択信号Ｐ１〜Ｐ４が
レジスタ３３に供給される。選択信号の」二位２ビット
Ｓ３．Ｓ４がレジスタ３４を介してデコーダ３５に供給
され、４ビツトの選択信号Ｑ１〜Ｑ４に変換される。こ
のデコーダ３５の出力がレジスタ３６を介してレジスタ
３７に供給される。
され、そのうちの下位２ビットＳ、、Ｓ２がレジスタ３
１を介してデコーダ３２に供給され、４ビツトの選択信
号Ｐ、〜Ｐ４に変換される。この選択信号Ｐ１〜Ｐ４が
レジスタ３３に供給される。選択信号の」二位２ビット
Ｓ３．Ｓ４がレジスタ３４を介してデコーダ３５に供給
され、４ビツトの選択信号Ｑ１〜Ｑ４に変換される。こ
のデコーダ３５の出力がレジスタ３６を介してレジスタ
３７に供給される。
レジスタ３３からの選択信号Ｐ１〜Ｐ４によって、セレ
クタ２１，２２，２３．２４が制御され、レジスタ３７
からの選択信号Ｑ１〜Ｑ４によって、セレクタ２５が制
御される。
クタ２１，２２，２３．２４が制御され、レジスタ３７
からの選択信号Ｑ１〜Ｑ４によって、セレクタ２５が制
御される。
第２図は、デコーダ３２の一例の構成を示す。
ＡＮＤゲート４１，４２，４３．４４が設けられ、Ａ、
Ｎ Ｄゲート４１に選択信号の２ビツトＳ１及びＳ２が
供給され、ＡＮＤゲート４２にＳｌ及びＳ２が供給され
、ＡＮＩ）ゲート４３にｓ、及びＳ２が供給され、ＡＮ
Ｄゲート４４にＳｌ及びＳ２が供給される。したがって
、デコーダ３２の出力に取り出される選択信号Ｐ１〜Ｐ
４は、そのうちの１ビツトが１で他の全てのビットが０
のものである。
Ｎ Ｄゲート４１に選択信号の２ビツトＳ１及びＳ２が
供給され、ＡＮＤゲート４２にＳｌ及びＳ２が供給され
、ＡＮＩ）ゲート４３にｓ、及びＳ２が供給され、ＡＮ
Ｄゲート４４にＳｌ及びＳ２が供給される。したがって
、デコーダ３２の出力に取り出される選択信号Ｐ１〜Ｐ
４は、そのうちの１ビツトが１で他の全てのビットが０
のものである。
第３図は、セレクタ２１の一例の構成を示す。
４個のＡＮＤｒ−）４５，４６，４７．４８の夫々の一
方の入力端子にシフトレジスタ１１のＶジスタＲ１〜Ｒ
４ノ出力ＸＩ 、ｘ２．ｘ３．ｘ４が供給され、夫々の
他方の入力端子にデコーダ３２で形成された選択信号Ｐ
１〜Ｐ４がレジスタ３３かも供給される。
方の入力端子にシフトレジスタ１１のＶジスタＲ１〜Ｒ
４ノ出力ＸＩ 、ｘ２．ｘ３．ｘ４が供給され、夫々の
他方の入力端子にデコーダ３２で形成された選択信号Ｐ
１〜Ｐ４がレジスタ３３かも供給される。
ＡＮＤゲート４５〜４８の出力が０Ｒ）ｆ′″−ト４９
に供給され、このＯＲケゝ−ト４９から出カ信号Ｙが取
り出される。選択信号Ｐ１〜Ｐ４により、４個のＡＮＤ
ケ”−）４５〜４８のうちの１個を通じて、ｘ１〜ｘ４
のうちの１個が出力信号Ｙとして取り出さｉｚる。
に供給され、このＯＲケゝ−ト４９から出カ信号Ｙが取
り出される。選択信号Ｐ１〜Ｐ４により、４個のＡＮＤ
ケ”−）４５〜４８のうちの１個を通じて、ｘ１〜ｘ４
のうちの１個が出力信号Ｙとして取り出さｉｚる。
デコーダ３５は、図示せずも、第２図に示すものと同様
の構成とされる。セレクタ２２．２３゜２４．２５は、
図示せずも第３図に示すものと同様の構成とされる。選
択信号の下位２ビツトＳＩ。
の構成とされる。セレクタ２２．２３゜２４．２５は、
図示せずも第３図に示すものと同様の構成とされる。選
択信号の下位２ビツトＳＩ。
Ｓ２に応じて選択されたシフトレジスタ１１の出力信号
がセレクタ２１．２２．２３．２４から取り出される。
がセレクタ２１．２２．２３．２４から取り出される。
まだ、選択信号の」二位２ビットＳ３ 、ｓ。
即ちデコーダ３５で形成された選択信号Ｑ、−Ｑ４に応
じてセレクタ２１〜２４の出力信号のうちの１個をセレ
クタ２５が選択する。したがって、シフトレジスタ１１
からの１６個の出力信号のうちの選択信号Ｓ１〜Ｓ４と
対応する１個が出力信号として取り出される。
じてセレクタ２１〜２４の出力信号のうちの１個をセレ
クタ２５が選択する。したがって、シフトレジスタ１１
からの１６個の出力信号のうちの選択信号Ｓ１〜Ｓ４と
対応する１個が出力信号として取り出される。
選択信号Ｓ１〜Ｓ４が全てＯの時は、レジスタＲ３から
セレクタ２１．レジスタＲ２１，セレクタ２５゜レジス
タＲ２６までに至るパスを介して人力データが取り出さ
れ、したがって、最小遅延量ｋが３段のレジスタとなる
。選択信号Ｓ１〜Ｓ４が全て１の時は、シフトレジスタ
１１のレジスタＲ４−Ｒ１６，セレクタ２４．レジスタ
Ｒ２４，セレクタ２５．レジスタＲ２５までに至るパス
を介して人力データが取り出され、しだがって、最大遅
延量ｎが１８段のレジスタとなる。この３段から１８段
の範囲で選択信号８１〜Ｓ４により所定の遅延量が設定
される。つまり、この例は、０〜１５段の範囲で遅延量
を可変される可変遅延回路に３段のレジスタが直列接続
された構成と等価である。ディジタルビデオ信号処理等
のフィードバックループな持たないディジタル信号処理
では、１０段程度の固定された遅延量は、特に問題とな
らず、最小遅延量が３段でも不都合は生じない。
セレクタ２１．レジスタＲ２１，セレクタ２５゜レジス
タＲ２６までに至るパスを介して人力データが取り出さ
れ、したがって、最小遅延量ｋが３段のレジスタとなる
。選択信号Ｓ１〜Ｓ４が全て１の時は、シフトレジスタ
１１のレジスタＲ４−Ｒ１６，セレクタ２４．レジスタ
Ｒ２４，セレクタ２５．レジスタＲ２５までに至るパス
を介して人力データが取り出され、しだがって、最大遅
延量ｎが１８段のレジスタとなる。この３段から１８段
の範囲で選択信号８１〜Ｓ４により所定の遅延量が設定
される。つまり、この例は、０〜１５段の範囲で遅延量
を可変される可変遅延回路に３段のレジスタが直列接続
された構成と等価である。ディジタルビデオ信号処理等
のフィードバックループな持たないディジタル信号処理
では、１０段程度の固定された遅延量は、特に問題とな
らず、最小遅延量が３段でも不都合は生じない。
この例では、セレクタ２１〜２５の夫々の入力側及び出
力側にレジスタが設けられると共に、デコーダ３２及び
３５の夫々の入力端及び出力側にレジスタが設けられて
いる。デコーダ３５の８３ブＪ側に１段でなく２段のレ
ジスタ３６．３７が接続されるのは、レジスタＲ２１１
Ｒ２２１Ｒ２３１Ｒ２４で生じる遅れを補償するためで
ある。このようなノぐイノ０ラモ ダブロック１３におけるゲート遅延の影響な少なくでき
、ディジタルビデオ信号のような高速のデータの場合で
も、各クロックごとに遅延量を選択することかできる。
力側にレジスタが設けられると共に、デコーダ３２及び
３５の夫々の入力端及び出力側にレジスタが設けられて
いる。デコーダ３５の８３ブＪ側に１段でなく２段のレ
ジスタ３６．３７が接続されるのは、レジスタＲ２１１
Ｒ２２１Ｒ２３１Ｒ２４で生じる遅れを補償するためで
ある。このようなノぐイノ０ラモ ダブロック１３におけるゲート遅延の影響な少なくでき
、ディジタルビデオ信号のような高速のデータの場合で
も、各クロックごとに遅延量を選択することかできる。
上述の構成をイｆする可変遅延回路を第４図に示すよう
に、最小遅延量かに段で最大遅延量７５：１段の可変遅
延回路５１として表わし、人力データ１及び出力データ
０のデータ幅をｔビットとし、選択信号ｓｔｍビットと
する。人力データ及び出ノｊデータのデータ１１イを拡
張するだめには、−例として、データ幅を３ｔビツトに
拡張するためには、第５図に示すように、３個の可変遅
延回路５１Ａ。
に、最小遅延量かに段で最大遅延量７５：１段の可変遅
延回路５１として表わし、人力データ１及び出力データ
０のデータ幅をｔビットとし、選択信号ｓｔｍビットと
する。人力データ及び出ノｊデータのデータ１１イを拡
張するだめには、−例として、データ幅を３ｔビツトに
拡張するためには、第５図に示すように、３個の可変遅
延回路５１Ａ。
５１Ｂ、５１Ｃを並列に設け、これらの可変遅延回路５
’ｌＡ、５’ＩＢ、５１Ｃに共通の選択信号Ｓを供給す
れば良い。
’ｌＡ、５’ＩＢ、５１Ｃに共通の選択信号Ｓを供給す
れば良い。
また、データ幅をｔビットとし、データの段数に関して
拡張を行なうことも可能である。３段（ここで、（ｎ
−１−ｋ） ４ｊ ４２ｒ１ ）である）の固定した遅
延量の回路は、第６図に示すように、選択信号Ｓｄによ
りｎ段の遅延量を持つように設定された可変遅延回路５
１Ｄと、選択信号Ｓｅにより（ｊ−ｎ）段の遅延量を持
つように設定されたれた可変遅延回路５１Ｅとを直列に
接続すれば良い。
拡張を行なうことも可能である。３段（ここで、（ｎ
−１−ｋ） ４ｊ ４２ｒ１ ）である）の固定した遅
延量の回路は、第６図に示すように、選択信号Ｓｄによ
りｎ段の遅延量を持つように設定された可変遅延回路５
１Ｄと、選択信号Ｓｅにより（ｊ−ｎ）段の遅延量を持
つように設定されたれた可変遅延回路５１Ｅとを直列に
接続すれば良い。
この発明は、段数方向に遅延量を拡張するものであり、
特に設定可能な遅延量の拡張を図るものである。第７図
は、この発明の一実施例を示すものである。データ幅が
ｔビットの人力データＩが第１の可変遅延回路５１Ｆに
供給される。この可変遅延回路５１Ｆの出力データＯｆ
がセレクタ５２の第１の入力端子に供給される。可変遅
延回路５１Ｆは、選択信号Ｓｆにより遅延量が（ｋ＝ｎ
）段の範囲で設定されるもので、その出力データＯｆは
、この範囲内で人力データＩに対する遅延量を有する。
特に設定可能な遅延量の拡張を図るものである。第７図
は、この発明の一実施例を示すものである。データ幅が
ｔビットの人力データＩが第１の可変遅延回路５１Ｆに
供給される。この可変遅延回路５１Ｆの出力データＯｆ
がセレクタ５２の第１の入力端子に供給される。可変遅
延回路５１Ｆは、選択信号Ｓｆにより遅延量が（ｋ＝ｎ
）段の範囲で設定されるもので、その出力データＯｆは
、この範囲内で人力データＩに対する遅延量を有する。
人力データＩは、第２の可変遅延回路５１Ｇに供給され
る。この可変遅延回路５１Ｇは、選択信号Ｓ により（
ｎ４−１ ｋ）段の固定の遅延量を有するようにされて
いる。この可変遅延回路５１Ｇの出力が第３の可変遅延
回路５１Ｈに供給される。
る。この可変遅延回路５１Ｇは、選択信号Ｓ により（
ｎ４−１ ｋ）段の固定の遅延量を有するようにされて
いる。この可変遅延回路５１Ｇの出力が第３の可変遅延
回路５１Ｈに供給される。
このｏＪ変遅延回路５１■（は、選択信号Ｓｈにより制
御され、（ｋ＝ｎ）段の範囲内で所定の遅延量を有する
ものとされる。この可変遅延回路５１Ｈの出力データＯ
ｈがセレクタ５２の第２の入力端子に供給される。この
出力データ０１．は、人力データＩに対して、（ｎ ＋
１ ）段から（２ｎ＋１−ｋ）段までの範囲内の所定
の遅延量を有するものである。
御され、（ｋ＝ｎ）段の範囲内で所定の遅延量を有する
ものとされる。この可変遅延回路５１Ｈの出力データＯ
ｈがセレクタ５２の第２の入力端子に供給される。この
出力データ０１．は、人力データＩに対して、（ｎ ＋
１ ）段から（２ｎ＋１−ｋ）段までの範囲内の所定
の遅延量を有するものである。
したがって、セレクタ５２に供給される選択信号Ｓ２に
よって、セレクタ５２が出力データＯｆを選択する時に
は、（ｋ＝ｎ、）段の範囲内で選択信号Ｓｆで設定され
た遅延量を有する出力データが得られる。一方、選択信
号Ｓ２によってセレクタ５２が出力データＯｈを選択す
る時には、（ｎ＋１）段から（２ｎ＋１−ｋ）段までの
範囲内で選択信号Ｓｈにより設定された遅延量を有する
出力データが得られる。つまり、この一実施例は、ｋ段
から（２，ｎ＋１−ｋ）段までの遅延量を設定ｕＪ能々
可変遅延回路である。
よって、セレクタ５２が出力データＯｆを選択する時に
は、（ｋ＝ｎ、）段の範囲内で選択信号Ｓｆで設定され
た遅延量を有する出力データが得られる。一方、選択信
号Ｓ２によってセレクタ５２が出力データＯｈを選択す
る時には、（ｎ＋１）段から（２ｎ＋１−ｋ）段までの
範囲内で選択信号Ｓｈにより設定された遅延量を有する
出力データが得られる。つまり、この一実施例は、ｋ段
から（２，ｎ＋１−ｋ）段までの遅延量を設定ｕＪ能々
可変遅延回路である。
第８図は、この発明の他の実施例を示す。データ幅がｔ
ビットの人力データＩが可変遅延回路５１１及び５１Ｊ
に供給される。このｉ丁亥遅延回路５１１は、選択信号
Ｓ・により、遅延量が（ｋ”−ｎ）段の範囲内で設定さ
れるもので、可変遅延回路５１１の出力データＯがセレ
クタ５３の第１の人！ 刃端子に供給される。可変遅延回路５１Ｊは、選択信号
Ｓ、により、遅延量が（ｎ ＋ １− ｋ ）段に固定
されるものである。
ビットの人力データＩが可変遅延回路５１１及び５１Ｊ
に供給される。このｉ丁亥遅延回路５１１は、選択信号
Ｓ・により、遅延量が（ｋ”−ｎ）段の範囲内で設定さ
れるもので、可変遅延回路５１１の出力データＯがセレ
クタ５３の第１の人！ 刃端子に供給される。可変遅延回路５１Ｊは、選択信号
Ｓ、により、遅延量が（ｎ ＋ １− ｋ ）段に固定
されるものである。
この可変遅延回路５１Ｊの出力データがｎＪ変遅延回路
５１ Ｋ 、、 ５１ Ｌに供給される。可変遅延回路
５１には、選択信号Ｓｋによりその遅延量かに段からｎ
段まで変化しうるものである。この可変遅延回路５１に
の出力データＯｋがセレクタ５３の第２０入力端子に供
給される。これらの可変遅延回路５１１，５１Ｊ、５１
．には、前述の一実施例と同様の構成を形成し、出力デ
ータ０１及び出力データＯｋは、夫々（ｋ〜ｎ）段及び
（ｎ＋１）段から（２ｎ＋ｔ−＋＜）段までの範囲内で
設定された遅延量を有するものである。
５１ Ｋ 、、 ５１ Ｌに供給される。可変遅延回路
５１には、選択信号Ｓｋによりその遅延量かに段からｎ
段まで変化しうるものである。この可変遅延回路５１に
の出力データＯｋがセレクタ５３の第２０入力端子に供
給される。これらの可変遅延回路５１１，５１Ｊ、５１
．には、前述の一実施例と同様の構成を形成し、出力デ
ータ０１及び出力データＯｋは、夫々（ｋ〜ｎ）段及び
（ｎ＋１）段から（２ｎ＋ｔ−＋＜）段までの範囲内で
設定された遅延量を有するものである。
可変遅延回路５１Ｌは、選択信号Ｓｔによって、その遅
延量が（ｎｌ−１−ｋ）段に固定されたものである。こ
の可変遅延回路５１Ｌの出力データが可変遅延回路５１
Ｍに供給される。この可変遅延回路５１Ｍは、選択信号
−により、その遅延量が（ｋ＝ｎ）段の範囲内で設定さ
れるものである。
延量が（ｎｌ−１−ｋ）段に固定されたものである。こ
の可変遅延回路５１Ｌの出力データが可変遅延回路５１
Ｍに供給される。この可変遅延回路５１Ｍは、選択信号
−により、その遅延量が（ｋ＝ｎ）段の範囲内で設定さ
れるものである。
ｎＪ変遅延回路５１Ｍの出力データＯｍがセレクタ５３
の第３の入力端子に供給される。この出力データは、人
力データに対して、（２ｒ＋−１−２’ｉ＜）段から（
３ｎ＋２−２ｋ）段までの範囲内で選択信号Ｓｍにより
設定された遅延量を有するものである。
の第３の入力端子に供給される。この出力データは、人
力データに対して、（２ｒ＋−１−２’ｉ＜）段から（
３ｎ＋２−２ｋ）段までの範囲内で選択信号Ｓｍにより
設定された遅延量を有するものである。
セレクタ５３は、２ビツトの選択信号Ｓ３により制御さ
れ、出力データＯ１，Ｏｋ、Ｏｍの何れかを選択して出
力する。したがって、この他の実施例は、選択信号Ｓ１
．Ｓｋ、Ｓｍ、Ｓ３によって、ｋ段から（３ｎ＋２−２
ｋ）段までの範囲内において、１段のステップで遅延量
を設定することが可能なものである。第１図に示す（ｋ
＝３．ｎ＝１８）の可変遅延回路を用いる時では、３段
から５０段までの範囲内で遅延量の設定が可能な可変遅
延回路が実現される。
れ、出力データＯ１，Ｏｋ、Ｏｍの何れかを選択して出
力する。したがって、この他の実施例は、選択信号Ｓ１
．Ｓｋ、Ｓｍ、Ｓ３によって、ｋ段から（３ｎ＋２−２
ｋ）段までの範囲内において、１段のステップで遅延量
を設定することが可能なものである。第１図に示す（ｋ
＝３．ｎ＝１８）の可変遅延回路を用いる時では、３段
から５０段までの範囲内で遅延量の設定が可能な可変遅
延回路が実現される。
上述のこの発明の一実施例及び他の実施例と同様の構成
により、設定可能な遅延量の範囲を段数方向により拡張
できることは、図示せずも明かであろう。更に、遅延量
が固定のもので良い遅延回路としては、可変遅延回路を
用いる必要はない。
により、設定可能な遅延量の範囲を段数方向により拡張
できることは、図示せずも明かであろう。更に、遅延量
が固定のもので良い遅延回路としては、可変遅延回路を
用いる必要はない。
「発明の効果」
この発明に依れば、可変遅延回路を単位回路として、こ
の単位回路を複数個用いることによって、設定可能な遅
延量の範囲を、１段ずつのステップの連続性を失なわせ
ることなく拡張することができる。したがって、単位回
路をＩＣ回路の構成とすることが容易となり、余分な段
数を生じさせずに、効率良く可変遅延回路を構成するこ
とができる。
の単位回路を複数個用いることによって、設定可能な遅
延量の範囲を、１段ずつのステップの連続性を失なわせ
ることなく拡張することができる。したがって、単位回
路をＩＣ回路の構成とすることが容易となり、余分な段
数を生じさせずに、効率良く可変遅延回路を構成するこ
とができる。
この発明は、パイプライン処理が施された可変遅延回路
を用いることにより、ディジタルビデオ信号のような高
速なデータに関して安定に遅延された出力を取り出すこ
とができると共に、クロックごとに遅延量を可変するこ
とができる可変遅延回路を実現することができる。
を用いることにより、ディジタルビデオ信号のような高
速なデータに関して安定に遅延された出力を取り出すこ
とができると共に、クロックごとに遅延量を可変するこ
とができる可変遅延回路を実現することができる。
第１図はこの発明に用いることがでとる可変遅延回路の
一例のブロック図、第２図及び第３図は可変遅延回路の
一部の接続図、第４図は可変遅延回路の説明に用いるブ
ロック図、第５図及び第６図の夫々は可変遅延回路の説
明に用いるブロック図、第７図はこの発明の一実施例の
ブロック図、第８図はこの発明の他の実施例のブロック
図である。 １１ ・・・・ンフトレジスタ、１２ ・・・・・セレ
クタブロック、１３・・・デコーダブロック、５１゜５
１Ａ〜５１Ｍ・・・可変遅延回路、２１〜２５゜５２．
５３・・・・・・・セレクタ。
一例のブロック図、第２図及び第３図は可変遅延回路の
一部の接続図、第４図は可変遅延回路の説明に用いるブ
ロック図、第５図及び第６図の夫々は可変遅延回路の説
明に用いるブロック図、第７図はこの発明の一実施例の
ブロック図、第８図はこの発明の他の実施例のブロック
図である。 １１ ・・・・ンフトレジスタ、１２ ・・・・・セレ
クタブロック、１３・・・デコーダブロック、５１゜５
１Ａ〜５１Ｍ・・・可変遅延回路、２１〜２５゜５２．
５３・・・・・・・セレクタ。
Claims (1)
- ｔビットの人力ディジタル信号が供給され単位遅延段が
複数段直列接続されたシフトレジスタと、選択信号形成
回路と、上記シフトレジスタから取り出された複数の遅
延時間の異なる出力信号から上記選択信号形成回路より
の選択信号に応じて一つの信号を選択する信号選択回路
と、選択された一つの信号の出力用の端子とを有する可
変遅延回路を単位回路とし、入力信号を１クロック周期
毎に変化し得る選択信号によって遅延時間が可変される
第１の可変遅延回路に供給し、この第１の可変遅延回路
の出力を信号切換回路の第１の入力端子に供給し、上記
人力信号を遅延時間の固定された第２の遅延回路に供給
し、この第２の遅延回路の出力を、１クロック周期毎に
変化し得る選択信号によって遅延時間が可変される第３
の可変遅延回路に供給し、この第３の可変遅延回路の出
力を上記信号切換回路の第２の入力端子に供給し、制御
信号により上記信号切換回路を制御し、上記第１及び第
２の入力端子に供給された信号を択一的に出力に得るよ
うにした可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19502683A JPS6086906A (ja) | 1983-10-18 | 1983-10-18 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19502683A JPS6086906A (ja) | 1983-10-18 | 1983-10-18 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086906A true JPS6086906A (ja) | 1985-05-16 |
Family
ID=16334297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19502683A Pending JPS6086906A (ja) | 1983-10-18 | 1983-10-18 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086906A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01284010A (ja) * | 1988-01-21 | 1989-11-15 | Codex Corp | ディジタル・フィルタ |
-
1983
- 1983-10-18 JP JP19502683A patent/JPS6086906A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01284010A (ja) * | 1988-01-21 | 1989-11-15 | Codex Corp | ディジタル・フィルタ |
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