JPS6248319B2 - - Google Patents
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- Publication number
- JPS6248319B2 JPS6248319B2 JP58103871A JP10387183A JPS6248319B2 JP S6248319 B2 JPS6248319 B2 JP S6248319B2 JP 58103871 A JP58103871 A JP 58103871A JP 10387183 A JP10387183 A JP 10387183A JP S6248319 B2 JPS6248319 B2 JP S6248319B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- terminal
- signal
- variable delay
- delay amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、所定ビツトの遅延量を有するシフト
レジスタを使用して、遅延量を可変できる遅延量
可変形シフトレジスタに係り、特に、回路構成を
小型化した遅延量可変形シフトレジスタに関する
ものである。
レジスタを使用して、遅延量を可変できる遅延量
可変形シフトレジスタに係り、特に、回路構成を
小型化した遅延量可変形シフトレジスタに関する
ものである。
(b) 従来技術と問題点
従来の遅延量可変形シフトレジスタの一実施例
を第１図を用いて説明する。
を第１図を用いて説明する。
第１図は従来の遅延量可変形シフトレジスタの
一実施例構成図である。従来の遅延量可変形シフ
トレジスタは、第１図に示す如く、信号入力端子
INに対して、直列に接続されたシフトレジスタ
１乃至ｎと、該シフトレジスタ１乃至ｎの任意の
ビツトの遅延量を選択する選択回路Ｓによつて構
成されている。尚、ここでは、シフトレジスタ１
乃至ｎがそれぞれ、８ビツトの遅延量を有するも
のとし、シフトレジスタ１乃至ｎに接続された
S11乃至S8はそれぞれ、１ビツトステツプの遅延
量をとり出すための端子である。
一実施例構成図である。従来の遅延量可変形シフ
トレジスタは、第１図に示す如く、信号入力端子
INに対して、直列に接続されたシフトレジスタ
１乃至ｎと、該シフトレジスタ１乃至ｎの任意の
ビツトの遅延量を選択する選択回路Ｓによつて構
成されている。尚、ここでは、シフトレジスタ１
乃至ｎがそれぞれ、８ビツトの遅延量を有するも
のとし、シフトレジスタ１乃至ｎに接続された
S11乃至S8はそれぞれ、１ビツトステツプの遅延
量をとり出すための端子である。
今、信号入力端子INに信号が入力したとする
と、該信号は、クロツク入力端子CLKに入力す
るクロツクにしたがつて、順次、シフトレジスタ
１乃至ｎでシフトされていく。そして、今、選択
回路Ｓ内において、端子S0と端子S24が接続され
ていたとすると、該信号は、上記信号入力端子
INから入力した信号に対して、12ビツト遅延し
た信号として、信号出力端子OUTに出力され
る。
と、該信号は、クロツク入力端子CLKに入力す
るクロツクにしたがつて、順次、シフトレジスタ
１乃至ｎでシフトされていく。そして、今、選択
回路Ｓ内において、端子S0と端子S24が接続され
ていたとすると、該信号は、上記信号入力端子
INから入力した信号に対して、12ビツト遅延し
た信号として、信号出力端子OUTに出力され
る。
このように、従来の遅延量可変形シフトレジス
タは、選択回路Ｓ内において、端子S0と接続する
端子を端子S11乃至Ｓo8から１個選択して、遅延
量可変形シフトレジスタの遅延量を決定するもの
であつた。
タは、選択回路Ｓ内において、端子S0と接続する
端子を端子S11乃至Ｓo8から１個選択して、遅延
量可変形シフトレジスタの遅延量を決定するもの
であつた。
しかしながら、かかる従来の遅延量可変形シフ
トレジスタは以下の欠点を有するものであつた。
すなわち、０ビツト乃至ｎビツトの遅延量を可変
できるようにするために、選択回路Ｓ内に設けら
れる端子を、遅延量可変形シフトレジスタを構成
するシフトレジスタの数で決まる最大シフト数だ
け必要とし、構成が大形化するという欠点を有し
ていた。
トレジスタは以下の欠点を有するものであつた。
すなわち、０ビツト乃至ｎビツトの遅延量を可変
できるようにするために、選択回路Ｓ内に設けら
れる端子を、遅延量可変形シフトレジスタを構成
するシフトレジスタの数で決まる最大シフト数だ
け必要とし、構成が大形化するという欠点を有し
ていた。
(c) 発明の目的
本発明は、かかる従来の遅延量可変形シフトレ
ジスタの欠点に鑑み、回路構成を小形化した遅延
量可変形シフトレジスタを提供することを目的と
する。
ジスタの欠点に鑑み、回路構成を小形化した遅延
量可変形シフトレジスタを提供することを目的と
する。
(d) 発明の構成
かかる目的は、本発明によれば、信号入力端子
に対して、直列に接続され、所定ビツトの遅延量
を有する（ｎ−１）個のシフトレジスタ、該信号
入力端子・１段目のシフトレジスタ間及びシフト
レジスタ間より端子を取り出して、該端子を選択
し、該選択した端子とｎ番目のシフトレジスタを
直列に接続する第１の選択手段、該ｎ番目のシフ
トレジスタの該所定ビツトの遅延量の範囲内で任
意のビツトの遅延量を選択して、信号出力端子に
取り出す第２の選択手段を有することを特徴とす
る遅延量可変形シフトレジスタを提供することに
より達成できる。
に対して、直列に接続され、所定ビツトの遅延量
を有する（ｎ−１）個のシフトレジスタ、該信号
入力端子・１段目のシフトレジスタ間及びシフト
レジスタ間より端子を取り出して、該端子を選択
し、該選択した端子とｎ番目のシフトレジスタを
直列に接続する第１の選択手段、該ｎ番目のシフ
トレジスタの該所定ビツトの遅延量の範囲内で任
意のビツトの遅延量を選択して、信号出力端子に
取り出す第２の選択手段を有することを特徴とす
る遅延量可変形シフトレジスタを提供することに
より達成できる。
(e) 発明の実施例
以下、本発明の遅延量可変形シフトレジスタの
一実施例を第２図並びに第３図を用いて詳細に説
明する。
一実施例を第２図並びに第３図を用いて詳細に説
明する。
第２図は、本発明の遅延量可変形シフトレジス
タの一実施例構成図である。
タの一実施例構成図である。
本発明の遅延量可変形シフトレジスタは、第２
図に示す如く、信号入力端子INに対して直列に
接続されたシフトレジスタ１乃至ｎ、シフトレジ
スタn0に直列に接続するシフトレジスタを選択す
る選択回路Ｓa（例えば、切替スイツチで構成さ
れる）、シフトレジスタn0の任意のビツトの遅延
量を選択する選択回路Ｓbによつて構成されてい
る。尚、ここでは、シフトレジスタ１乃至ｎ，n0
が、それぞれ８ビツトの遅延量を有するものと
し、シフトレジスタn0に接続されたａ乃至ｉはそ
れぞれ、１ビツトステツプの遅延量をとり出すた
めの端子であり、また、選択回路Ｓa内のS1乃至
Ｓoは、８ビツトステツプの遅延量をとり出すた
めの端子である。
図に示す如く、信号入力端子INに対して直列に
接続されたシフトレジスタ１乃至ｎ、シフトレジ
スタn0に直列に接続するシフトレジスタを選択す
る選択回路Ｓa（例えば、切替スイツチで構成さ
れる）、シフトレジスタn0の任意のビツトの遅延
量を選択する選択回路Ｓbによつて構成されてい
る。尚、ここでは、シフトレジスタ１乃至ｎ，n0
が、それぞれ８ビツトの遅延量を有するものと
し、シフトレジスタn0に接続されたａ乃至ｉはそ
れぞれ、１ビツトステツプの遅延量をとり出すた
めの端子であり、また、選択回路Ｓa内のS1乃至
Ｓoは、８ビツトステツプの遅延量をとり出すた
めの端子である。
今、信号入力端子INに信号が入力したとする
と、該信号は、クロツク入力端子CLKに入力す
るクロツクにしたがつて、順次、シフトレジスタ
１乃至ｎでシフトされていく。そして、今、選択
回路Ｓa内において、端子S01と端子S3が接続され
ていたとすると、該信号は、上記信号入力端子
INから入力した信号に対して、シフトレジスタ
１，２において与えられる遅延量、すなわち、16
ビツト遅延した信号として、端子S01に出力され
る。
と、該信号は、クロツク入力端子CLKに入力す
るクロツクにしたがつて、順次、シフトレジスタ
１乃至ｎでシフトされていく。そして、今、選択
回路Ｓa内において、端子S01と端子S3が接続され
ていたとすると、該信号は、上記信号入力端子
INから入力した信号に対して、シフトレジスタ
１，２において与えられる遅延量、すなわち、16
ビツト遅延した信号として、端子S01に出力され
る。
さらに、かかる端子S01に現われる信号は、シ
フトレジスタn0において、クロツク入力端子
CLKから入力するクロツクにしたがつて、順次
シフトされる。そして、この時、選択回路Ｓb内
において、端子S02と端子ｄが接続されていたと
すると、端子S01に現われる信号は、端子S01に信
号が現われた時点に対して、３ビツト遅延してい
ることになる。
フトレジスタn0において、クロツク入力端子
CLKから入力するクロツクにしたがつて、順次
シフトされる。そして、この時、選択回路Ｓb内
において、端子S02と端子ｄが接続されていたと
すると、端子S01に現われる信号は、端子S01に信
号が現われた時点に対して、３ビツト遅延してい
ることになる。
したがつて、第２図に示す本発明の遅延量可変
形シフトレジスタの選択回路Ｓa，Ｓbを上記の如
く設定した場合、信号出力端子OUTに現われる
信号は、信号入力端子INに信号が入力した時点
に対して、（16＋３）ビツト、すなわち、19ビツ
トの遅延した信号となる。
形シフトレジスタの選択回路Ｓa，Ｓbを上記の如
く設定した場合、信号出力端子OUTに現われる
信号は、信号入力端子INに信号が入力した時点
に対して、（16＋３）ビツト、すなわち、19ビツ
トの遅延した信号となる。
すなわち、第２図に示す本発明の遅延量可変形
シフトレジスタは、選択回路Ｓaにて、８ビツト
ステツプで遅延量を選択し、さらに、選択回路Ｓ
bにて、１ビツトステツプで遅延量を選択して、
選択回路Ｓaで選択された遅延量と、選択回路Ｓb
で選択された遅延量との合計で、回路全体の遅延
量を決定するものである。
シフトレジスタは、選択回路Ｓaにて、８ビツト
ステツプで遅延量を選択し、さらに、選択回路Ｓ
bにて、１ビツトステツプで遅延量を選択して、
選択回路Ｓaで選択された遅延量と、選択回路Ｓb
で選択された遅延量との合計で、回路全体の遅延
量を決定するものである。
次に、本発明の遅延量可変形シフトレジスタの
他の実施例を第３図を用いて説明する。
他の実施例を第３図を用いて説明する。
第３図は、本発明の遅延量可変形シフトレジス
タの他の実施例構成図である。第３図に示す本発
明の遅延量可変形シフトレジスタは、第２図に示
す構成の選択回路Ｓa，Ｓbをそれぞれセレクタ
SEL1，SEL2に置きかえたものである。
タの他の実施例構成図である。第３図に示す本発
明の遅延量可変形シフトレジスタは、第２図に示
す構成の選択回路Ｓa，Ｓbをそれぞれセレクタ
SEL1，SEL2に置きかえたものである。
このようにすることにより、セレクタSEL1，
SEL2を入力端子Ａ，Ｂから入力する切替信号に
よつて、自動切替えを簡易に行わせることができ
る。
SEL2を入力端子Ａ，Ｂから入力する切替信号に
よつて、自動切替えを簡易に行わせることができ
る。
(f) 発明の効果
以上、詳細に説明した如く、本発明の遅延量可
変形シフトレジスタによれば、選択回路内に設け
る端子を従来の遅延量可変形シフトレジスタの如
く、最大シフト量だけ、必要とすることはないの
で回路構成を小形化できるという効果を得ること
ができる。
変形シフトレジスタによれば、選択回路内に設け
る端子を従来の遅延量可変形シフトレジスタの如
く、最大シフト量だけ、必要とすることはないの
で回路構成を小形化できるという効果を得ること
ができる。
第１図は従来の遅延量可変形シフトレジスタの
一実施例構成図、第２図並びに第３図は、本発明
の遅延量可変形シフトレジスタの実施例構成図で
ある。 図中、１乃至ｎ，n0はシフトレジスタ、Ｓ・Ｓ
a・Ｓbは選択回路、SEL1及びSEL2はセレクタ、
INは信号入力端子、CLKはクロツク入力端子、
OUTは信号出力端子である。
一実施例構成図、第２図並びに第３図は、本発明
の遅延量可変形シフトレジスタの実施例構成図で
ある。 図中、１乃至ｎ，n0はシフトレジスタ、Ｓ・Ｓ
a・Ｓbは選択回路、SEL1及びSEL2はセレクタ、
INは信号入力端子、CLKはクロツク入力端子、
OUTは信号出力端子である。
Claims (1)
- １ 信号入力端子に対して、直列に接続され、所
定ビツトの遅延量を有する（ｎ−１）個のシフト
レジスタ、該信号入力端子・１段目のシフトレジ
スタ間及びシフトレジスタ間より端子を取り出し
て、該端子を選択し、該選択した端子とｎ番目の
シフトレジスタを直列に接続する第１の選択手
段、該ｎ番目のシフトレジスタの該所定ビツトの
遅延量の範囲内で任意のビツトの遅延量を選択し
て、信号出力端子に取り出す第２の選択手段を有
することを特徴とする遅延量可変形シフトレジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103871A JPS59229793A (ja) | 1983-06-10 | 1983-06-10 | 遅延量可変形シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103871A JPS59229793A (ja) | 1983-06-10 | 1983-06-10 | 遅延量可変形シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229793A JPS59229793A (ja) | 1984-12-24 |
| JPS6248319B2 true JPS6248319B2 (ja) | 1987-10-13 |
Family
ID=14365495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103871A Granted JPS59229793A (ja) | 1983-06-10 | 1983-06-10 | 遅延量可変形シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10954907B2 (en) | 2016-12-27 | 2021-03-23 | Robert Bosch Gmbh | Pump unit for feeding fuel, preferably diesel fuel, to an internal combustion engine |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975932A (en) * | 1987-12-28 | 1990-12-04 | Matsushita Electric Industrial Co., Ltd. | Shift register and shift register system with controllable transfer stages |
-
1983
- 1983-06-10 JP JP58103871A patent/JPS59229793A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10954907B2 (en) | 2016-12-27 | 2021-03-23 | Robert Bosch Gmbh | Pump unit for feeding fuel, preferably diesel fuel, to an internal combustion engine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229793A (ja) | 1984-12-24 |
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