JPS59211135A - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPS59211135A JPS59211135A JP8527083A JP8527083A JPS59211135A JP S59211135 A JPS59211135 A JP S59211135A JP 8527083 A JP8527083 A JP 8527083A JP 8527083 A JP8527083 A JP 8527083A JP S59211135 A JPS59211135 A JP S59211135A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- data
- shift register
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル多重変換装置において、時分割多重
及び分離の為の速度変換回路に関するものである。
及び分離の為の速度変換回路に関するものである。
従来、この種の速度変換回路は、第１図に示すように、
第１の入力クロックにより、シリアルデータをバラ１ノ
ルデータに変換する為のシフト１／ジスタ回路と、第１
の入力クロックを分周して得られる第１の長い周期のク
ロックで、＠記、パラ１／ルデータを一時記憶する箒１
の１ノジスタ回路と、第２の入力フロックを分周して得
られる第２の長い周期のクロックで、第１の１ノジスタ
回路の出力データを一時記憶する第２の１／レジスタ路
と、第２の入力クロックによって、第２の１／レジスタ
路からのパラ１／ルデータをシリアルデータに変換する
マルチプレクサ回路により構成されていた。しかし、上
記の回路素子のうち、シフト１７ジスタ回路と第１．第
２のレジスタ回路は、記憶する情報量（ビット数）に比
例するフリップフロップを必要としており、このため、
この種の回路を３回路も有することは、回路素子の数が
多くなることを意味し、回路全体としての構成が大とな
り、好ましいものではなかった。
第１の入力クロックにより、シリアルデータをバラ１ノ
ルデータに変換する為のシフト１／ジスタ回路と、第１
の入力クロックを分周して得られる第１の長い周期のク
ロックで、＠記、パラ１／ルデータを一時記憶する箒１
の１ノジスタ回路と、第２の入力フロックを分周して得
られる第２の長い周期のクロックで、第１の１ノジスタ
回路の出力データを一時記憶する第２の１／レジスタ路
と、第２の入力クロックによって、第２の１／レジスタ
路からのパラ１／ルデータをシリアルデータに変換する
マルチプレクサ回路により構成されていた。しかし、上
記の回路素子のうち、シフト１７ジスタ回路と第１．第
２のレジスタ回路は、記憶する情報量（ビット数）に比
例するフリップフロップを必要としており、このため、
この種の回路を３回路も有することは、回路素子の数が
多くなることを意味し、回路全体としての構成が大とな
り、好ましいものではなかった。
従って本発明の目的は、前記のフロップフロッブ回路の
数を少なくすることにある。
数を少なくすることにある。
本発明によれば、第１の入力フロックにより、入力デー
タをシフトするシフト１／ジスタ回路と第２の入力クロ
ックによシ、入力データをシフトする第２のシフト１／
ジスタ回路と前記第２のシフトレジスタ回路の各フリッ
プフロップのデータ入力に第１のシフト１／ジスタの各
フリップフロップのデータ出力を与えたり、第２のシフ
ト１／ジスタの前段のフリップフロップのデータを与え
る為のセ１／クト回路を有する速度変換回路が得られる
。
タをシフトするシフト１／ジスタ回路と第２の入力クロ
ックによシ、入力データをシフトする第２のシフト１／
ジスタ回路と前記第２のシフトレジスタ回路の各フリッ
プフロップのデータ入力に第１のシフト１／ジスタの各
フリップフロップのデータ出力を与えたり、第２のシフ
ト１／ジスタの前段のフリップフロップのデータを与え
る為のセ１／クト回路を有する速度変換回路が得られる
。
次に本発明の実施例について図面を参照して説明する。
第１図は、従来の速度変換回路の構成を示した図である
。第１図において、１はシフトレジスタ回路であシ、入
力データａを第１の入力クロックＣＫより、シフトして
行き、シリアルなデータをパラ１／ルに賢換している。
。第１図において、１はシフトレジスタ回路であシ、入
力データａを第１の入力クロックＣＫより、シフトして
行き、シリアルなデータをパラ１／ルに賢換している。
２は第１の１／レジスタ路で、第１の入力クロックＣを
分周して得られた長い周期のクロックｄで、シフト１／
ジスタ回路１の出力を一時記憶する。３は、第２の１ノ
ジスタ回路で、第２０入カクロツクを分周して得られた
長い周期のクロックｅで、第１の１／レジスタ路２の出
力音一時記憶する。４はマルチプ１／クサ回ｌ晒で、第
２の１／レジスタ路３で一時記憶しているデータ？第２
の入力クロックｆでバラ１／ルなデータをシリアルな出
力データｂＶｃｉｉする。
分周して得られた長い周期のクロックｄで、シフト１／
ジスタ回路１の出力を一時記憶する。３は、第２の１ノ
ジスタ回路で、第２０入カクロツクを分周して得られた
長い周期のクロックｅで、第１の１／レジスタ路２の出
力音一時記憶する。４はマルチプ１／クサ回ｌ晒で、第
２の１／レジスタ路３で一時記憶しているデータ？第２
の入力クロックｆでバラ１／ルなデータをシリアルな出
力データｂＶｃｉｉする。
以上のような構成において、一度に処理テるデータの付
がｒ１個である場ｙは、３ｎ個の７リツプフロツプを必
要とし、１銘全体として構ｈ〈か大となる。
がｒ１個である場ｙは、３ｎ個の７リツプフロツプを必
要とし、１銘全体として構ｈ〈か大となる。
第２図は、本発明の一実施例の構成をボした図である。
第２図において、入力データａは第１の入力クロック＆
ＩＣよシ、第１のシフトレジスタ７に収める。所定の
入力データを第１のシフト１／ジスタ回路７に収め終え
ると同時に、セレクト人力りによシ、セ１／クト回路６
の入力をＢＩＬ切シ換えて、第１のシフトレジスタ回路
７の出力を第２のシフトレジスタ回路５の各フリップフ
ロップの入力端子ＤＫ加える。第２の入力クロックｉ＜
よｐ１前記のデータを出力端子Ｑ、に出力し、セレクト
回路ｈＫより、セレクト回路６の入力をＡに切り換えて
、第２のシフトレジスタ回路５を本来のシフト１／ジス
タ回路にもどす。そして、第２の入力クロックｉにより
、順次シフトして、出力データｂとして外部に送出する
。
ＩＣよシ、第１のシフトレジスタ７に収める。所定の
入力データを第１のシフト１／ジスタ回路７に収め終え
ると同時に、セレクト人力りによシ、セ１／クト回路６
の入力をＢＩＬ切シ換えて、第１のシフトレジスタ回路
７の出力を第２のシフトレジスタ回路５の各フリップフ
ロップの入力端子ＤＫ加える。第２の入力クロックｉ＜
よｐ１前記のデータを出力端子Ｑ、に出力し、セレクト
回路ｈＫより、セレクト回路６の入力をＡに切り換えて
、第２のシフトレジスタ回路５を本来のシフト１／ジス
タ回路にもどす。そして、第２の入力クロックｉにより
、順次シフトして、出力データｂとして外部に送出する
。
上記の第２図の回路において、一度に処理するデータの
量がｎ個である場合は、第１および第２のシフトレジス
タ回路で２ｎ個の７リツプフロツプを必要としており、
従来の２／３ のフリップフロップになる。
量がｎ個である場合は、第１および第２のシフトレジス
タ回路で２ｎ個の７リツプフロツプを必要としており、
従来の２／３ のフリップフロップになる。
本発明は以上説明したように、第２図のよう罠構成する
ことによシ従来の回路に比べて２７３ のフリップフロ
ップですむのである。
ことによシ従来の回路に比べて２７３ のフリップフロ
ップですむのである。
第１図は、従来の速度変換回路の回路図。第２図は、本
発明の一実施例の構成を示した回路図である。 記号の説明 １・・・・・・シフトレジスタ回路、２・
・・・・・第１のレジスタ回路、３・・・・・・第２の
レジスタ回５− 路、４・・・・・・マルチ１ノクサ回路、５・・・・・
・第１のシフトレジスタ回路、６・・・・・・セレクト
回路、７・・・・・・第２のシフト１／ジスタ回路、ａ
・・・・・・入力データ、ｂ・・・・・・出力データ、
Ｃ・・・・・・第１の入力クロック、ｄ・・・・・・第
１のクロックを分周して得た長い周期のクロック、ｅ・
・・・・・第２のクロックを分周して得た長い周期のク
ロック、ｆ・・・・・・第２の入力クロック、Ｉ・・・
・・・第１の入力クロック、ｈ・旧・・セレクト回路、
ｉ・・・・・・第２の入力クロックをそれぞれ表わして
いる。 ６−
発明の一実施例の構成を示した回路図である。 記号の説明 １・・・・・・シフトレジスタ回路、２・
・・・・・第１のレジスタ回路、３・・・・・・第２の
レジスタ回５− 路、４・・・・・・マルチ１ノクサ回路、５・・・・・
・第１のシフトレジスタ回路、６・・・・・・セレクト
回路、７・・・・・・第２のシフト１／ジスタ回路、ａ
・・・・・・入力データ、ｂ・・・・・・出力データ、
Ｃ・・・・・・第１の入力クロック、ｄ・・・・・・第
１のクロックを分周して得た長い周期のクロック、ｅ・
・・・・・第２のクロックを分周して得た長い周期のク
ロック、ｆ・・・・・・第２の入力クロック、Ｉ・・・
・・・第１の入力クロック、ｈ・旧・・セレクト回路、
ｉ・・・・・・第２の入力クロックをそれぞれ表わして
いる。 ６−
Claims (1)
- 第１の入力クロックにより入力データをシフトレジスタ
回路と第２の入力クロックによシ入カデータをシフトす
る第２のシフト１／ジスタ回路と前記、第２のシフト１
／ジスタ回路の各７リツプフロツプのデータ入力！Ｌ第
１のシフト１ノジスタ回路の各フリップフロップのデー
タ出力を与えたり、第２のシフト１／ジスタ回路の前段
のフリップフロップのデータ出力を与える為のセ１ノク
ト回路を有する速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8527083A JPS59211135A (ja) | 1983-05-16 | 1983-05-16 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8527083A JPS59211135A (ja) | 1983-05-16 | 1983-05-16 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211135A true JPS59211135A (ja) | 1984-11-29 |
Family
ID=13853874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8527083A Pending JPS59211135A (ja) | 1983-05-16 | 1983-05-16 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211135A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61167239A (ja) * | 1985-01-21 | 1986-07-28 | Nec Corp | デ−タ速度変換回路 |
| JPS61230537A (ja) * | 1985-04-05 | 1986-10-14 | Hitachi Ltd | 信号多重回路 |
| JPH04196636A (ja) * | 1990-11-26 | 1992-07-16 | Nec Eng Ltd | 位相同期回路 |
-
1983
- 1983-05-16 JP JP8527083A patent/JPS59211135A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61167239A (ja) * | 1985-01-21 | 1986-07-28 | Nec Corp | デ−タ速度変換回路 |
| JPS61230537A (ja) * | 1985-04-05 | 1986-10-14 | Hitachi Ltd | 信号多重回路 |
| JPH04196636A (ja) * | 1990-11-26 | 1992-07-16 | Nec Eng Ltd | 位相同期回路 |
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