JPS61230537A - 信号多重回路 - Google Patents
信号多重回路Info
- Publication number
- JPS61230537A JPS61230537A JP60070898A JP7089885A JPS61230537A JP S61230537 A JPS61230537 A JP S61230537A JP 60070898 A JP60070898 A JP 60070898A JP 7089885 A JP7089885 A JP 7089885A JP S61230537 A JPS61230537 A JP S61230537A
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- JP
- Japan
- Prior art keywords
- signal
- shift register
- bit
- multiplex
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＰＣＭ多重変換装置等の信号多重回路に係り、
特に、メモリを使用しない信号多重回路に関する。
特に、メモリを使用しない信号多重回路に関する。
第３図はＰＣＭ多重変換装置のブロック図で、共通部ブ
ロック１は、多重盤２と分離盤３とインタフェース盤４
を備えている。夫々音声チャネル盤５とＳＲ信号チャネ
ル盤６とを備えるチャネルブロック７−１ 、７−２
、７−５ 、７−４ 、７−５の各８Ｒ信号チャネル盤
６から送出されてくる信号は、前記多重盤２の信号多重
回路８で多重化され、インタフェース盤４を介してディ
ジタル多重ハイウェイ９−１に送出される。また、ディ
ジタル多重ハイウェイ９−２からくる多重された信号は
インタフェース盤４を介して分離盤３に入力され、ここ
で分離されて各チャネルブロック７−１〜７−５に分配
されるようになっている。尚、図中１０は、音声信号多
重回路である。
ロック１は、多重盤２と分離盤３とインタフェース盤４
を備えている。夫々音声チャネル盤５とＳＲ信号チャネ
ル盤６とを備えるチャネルブロック７−１ 、７−２
、７−５ 、７−４ 、７−５の各８Ｒ信号チャネル盤
６から送出されてくる信号は、前記多重盤２の信号多重
回路８で多重化され、インタフェース盤４を介してディ
ジタル多重ハイウェイ９−１に送出される。また、ディ
ジタル多重ハイウェイ９−２からくる多重された信号は
インタフェース盤４を介して分離盤３に入力され、ここ
で分離されて各チャネルブロック７−１〜７−５に分配
されるようになっている。尚、図中１０は、音声信号多
重回路である。
上述した信号多重回路８は、従来からランダムアクセス
メモリ（ＲＡＭ）やエラスティックストアメモリ等のメ
モリＩＣを使用している。しかるに、エラスティックス
トアメモリは高価な為、これを使用するとコスト高にな
るという欠点がある。また、ＲＡＭを使用すると、回路
規模が大きくなるという欠点がある。しかも、メモリ容
量が小さく且つ高速のＲＡＭが入手困難になってきてい
るという不都合もめる。
メモリ（ＲＡＭ）やエラスティックストアメモリ等のメ
モリＩＣを使用している。しかるに、エラスティックス
トアメモリは高価な為、これを使用するとコスト高にな
るという欠点がある。また、ＲＡＭを使用すると、回路
規模が大きくなるという欠点がある。しかも、メモリ容
量が小さく且つ高速のＲＡＭが入手困難になってきてい
るという不都合もめる。
尚、ＰＣＭ多重変換装置として関連する４のには、例え
ば、ＮＥＣ技報Ｖｏｌｊ５４１２／１９Ｂ２の［ＰＣＭ
Ｃ多形変換装置」が知られている。
ば、ＮＥＣ技報Ｖｏｌｊ５４１２／１９Ｂ２の［ＰＣＭ
Ｃ多形変換装置」が知られている。
〔発明の目的」
本発明の目的は、メモリＩＣ等を使用せずに、シストレ
ジスタとセレクタで構成した、回路規模が小さく安価な
信号多重回路を提供することにある。
ジスタとセレクタで構成した、回路規模が小さく安価な
信号多重回路を提供することにある。
（発明の概要〕
本発明では、上記目的を達成するため、複数の信号源か
らの夫々の信号を対応するシフトレジスタに夫々同時に
取り入れ、しかる後にこれ等のシ７トレ・ジスタな直列
に接続し、各シストレジスタ内に取り込まれた信号を直
列に取り出すことにより多重化信号を得るようにする。
らの夫々の信号を対応するシフトレジスタに夫々同時に
取り入れ、しかる後にこれ等のシ７トレ・ジスタな直列
に接続し、各シストレジスタ内に取り込まれた信号を直
列に取り出すことにより多重化信号を得るようにする。
ここで、信号源とシストレジスタの接続と、シフトレジ
スタを直列にする接続との切り替えをセレクタで行なう
ようにする。
スタを直列にする接続との切り替えをセレクタで行なう
ようにする。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。
説明する。
第１図は信号多重回路の構成ブロック図で、第２図は第
１図に示すシフトレジスタの内容を説明するタイミング
チャートである。尚、本実施例では信号（ＳＩＧ）１〜
５を多重化する例について説明するが、本発明は多重化
する信号が５つに限られるものでないことはいうまでも
ない。
１図に示すシフトレジスタの内容を説明するタイミング
チャートである。尚、本実施例では信号（ＳＩＧ）１〜
５を多重化する例について説明するが、本発明は多重化
する信号が５つに限られるものでないことはいうまでも
ない。
本実施例では、信号源としての各チャネルブロック（第
３図参照）からの信号５ＩＧ１〜５ＩＧ５を多重化する
為、各チャネルブロックに対応して夫々１個のシフトレ
ジスタＳＲ１〜ＳＲ５を設けである。そして、４個のセ
レクタ５ＥＬ１〜５ＥＬ４を設け、各セレクタ５ＩＬ１
〜５ＥＬ４の出力端を夫々シフトレジスタＳＲ１〜ＳＲ
４の入力端ＩＮに接続し、各セレクタ５ＥＬ１〜５ＩＬ
４の一方入力端Ａを夫々シフトレジスタＳＲ２〜ＳＲ５
の出力端ＱＤに接続し、各セレクレ５ＥＬ１〜５ＫＬ４
の他方入力端Ｂに夫々信号５ＩＧ１〜５ＩＧ４を入力す
るようにしである。更に、各セレクタ８ＫＬ１〜８ＥＬ
４の制御端子にセレクタ切替信号５ＢＬＣを与え、各シ
フトレジスタＳＲ１〜８Ｒ５のクロック入力端にクロッ
ク信号ＣＬＫを与える制御回路Ｓを設け、シフトレジス
タＳＲ５の入力端ＩＮに信号８ＩＧ５を入力するように
し、シフトレジスタ８Ｒ１の出力Ｑｌと制御回路Ｓから
の信号タイ、ムスロッ） ５ＩＧＴＳとのナンド論理を
とり多重化信号を出力するナンドゲー）Ｎを設けである
。
３図参照）からの信号５ＩＧ１〜５ＩＧ５を多重化する
為、各チャネルブロックに対応して夫々１個のシフトレ
ジスタＳＲ１〜ＳＲ５を設けである。そして、４個のセ
レクタ５ＥＬ１〜５ＥＬ４を設け、各セレクタ５ＩＬ１
〜５ＥＬ４の出力端を夫々シフトレジスタＳＲ１〜ＳＲ
４の入力端ＩＮに接続し、各セレクタ５ＥＬ１〜５ＩＬ
４の一方入力端Ａを夫々シフトレジスタＳＲ２〜ＳＲ５
の出力端ＱＤに接続し、各セレクレ５ＥＬ１〜５ＫＬ４
の他方入力端Ｂに夫々信号５ＩＧ１〜５ＩＧ４を入力す
るようにしである。更に、各セレクタ８ＫＬ１〜８ＥＬ
４の制御端子にセレクタ切替信号５ＢＬＣを与え、各シ
フトレジスタＳＲ１〜８Ｒ５のクロック入力端にクロッ
ク信号ＣＬＫを与える制御回路Ｓを設け、シフトレジス
タＳＲ５の入力端ＩＮに信号８ＩＧ５を入力するように
し、シフトレジスタ８Ｒ１の出力Ｑｌと制御回路Ｓから
の信号タイ、ムスロッ） ５ＩＧＴＳとのナンド論理を
とり多重化信号を出力するナンドゲー）Ｎを設けである
。
斯かる構成により、先ず、各信号５ＩＧ１〜５ＩＧ５を
夫々対応したシフトレジスタＳＲＩ〜ＳＲ５に低速クロ
ック信号で４ビツトづつ取り込む。この時、制御回路Ｓ
は各セレクタ５ＥＬ１〜８ＥＬ４に１Ｌルベルの制御信
号を与え、信号５ＩＧ１〜５ＩＧ５が対応するシフトレ
ジスタＳＲ１〜ＳＲ５に夫々取り込まれるように切り替
えるようにする。
夫々対応したシフトレジスタＳＲＩ〜ＳＲ５に低速クロ
ック信号で４ビツトづつ取り込む。この時、制御回路Ｓ
は各セレクタ５ＥＬ１〜８ＥＬ４に１Ｌルベルの制御信
号を与え、信号５ＩＧ１〜５ＩＧ５が対応するシフトレ
ジスタＳＲ１〜ＳＲ５に夫々取り込まれるように切り替
えるようにする。
次に、制御回路Ｓから各セレクタ５ＥＬ１〜ＢＥＬ４に
゛Ｈルベルの制御信号５ＥＬＣを与えて各セレクタ５Ｅ
Ｉｄ〜８ＥＬ４を切り替え、各シフトレジスタＳＲ１〜
８Ｒ５を直列に接続する。この様にして、全部で２１ビ
ツトのシフトレジスタを形成し、制御回路Ｓから各シフ
トレジスタＳＲ１〜８Ｒ５に与えるクロック信号ＣＬＫ
を高速クロックにし、データ分のクロック数２０ビツト
をシフトレジスタに入力させることにより、最終のシフ
トレジスタＳＲＩの出力Ｑｇより２０ビツトの高速多重
信号を取り出す。その出力信号と、多重化信号の時間を
決める信号（ＳＩＧＴＳ）との論理積をとることにより
、多重化信号を作る。
゛Ｈルベルの制御信号５ＥＬＣを与えて各セレクタ５Ｅ
Ｉｄ〜８ＥＬ４を切り替え、各シフトレジスタＳＲ１〜
８Ｒ５を直列に接続する。この様にして、全部で２１ビ
ツトのシフトレジスタを形成し、制御回路Ｓから各シフ
トレジスタＳＲ１〜８Ｒ５に与えるクロック信号ＣＬＫ
を高速クロックにし、データ分のクロック数２０ビツト
をシフトレジスタに入力させることにより、最終のシフ
トレジスタＳＲＩの出力Ｑｇより２０ビツトの高速多重
信号を取り出す。その出力信号と、多重化信号の時間を
決める信号（ＳＩＧＴＳ）との論理積をとることにより
、多重化信号を作る。
本実施例によれば、信号多重化において、信号別（本例
ではＳ ＩＧ１〜５ＩＧ５）に区分けし、それらをある
一定の顔に並べる多重化回路において、シフトレジスタ
の段数を変えることにより、多重化信号ビット数を変え
ることが出来る効果がるる。
ではＳ ＩＧ１〜５ＩＧ５）に区分けし、それらをある
一定の顔に並べる多重化回路において、シフトレジスタ
の段数を変えることにより、多重化信号ビット数を変え
ることが出来る効果がるる。
（発明の効果〕
本発明によれば、？ＣＭ多重変換装置等の信号多重回路
に２いて、高価なエラスティックスドアメモリや、高速
のＲＡＭを使わずに、低価格のシフトレジスタとセレク
タを使用して回路が構成でき、回路規模も、エラスティ
ックストアメそりゃ、ＲＡＭを使用したよりも小さくす
ることが可能となる。
に２いて、高価なエラスティックスドアメモリや、高速
のＲＡＭを使わずに、低価格のシフトレジスタとセレク
タを使用して回路が構成でき、回路規模も、エラスティ
ックストアメそりゃ、ＲＡＭを使用したよりも小さくす
ることが可能となる。
第１図は本発明の一実施例に係る信号多重回路の構成ブ
ロック図、第２図は第１図に示すシフトレジスタの内容
を説明するタイミングチャート、第３図はＰＣＭ多重変
換装置の構成ブロック図である。 １・・・共通部ブロック、 ２・・・多重盤、３・・・
分離盤、 ７−１〜７−５・・・チャネルブロック、８・・・信号
多重回路、 Ｓ・・・制御回路、５ＥＬ１〜８ＥＬ
４・・・セレクタ、 ＳＲ１〜１９Ｒ５・・・シフトレジスタ。
ロック図、第２図は第１図に示すシフトレジスタの内容
を説明するタイミングチャート、第３図はＰＣＭ多重変
換装置の構成ブロック図である。 １・・・共通部ブロック、 ２・・・多重盤、３・・・
分離盤、 ７−１〜７−５・・・チャネルブロック、８・・・信号
多重回路、 Ｓ・・・制御回路、５ＥＬ１〜８ＥＬ
４・・・セレクタ、 ＳＲ１〜１９Ｒ５・・・シフトレジスタ。
Claims (1)
- １、複数の信号源に夫々一個づつ設けられ、対応する信
号源からの信号を低速で取り込むシフトレジスタと、こ
れ等のシフトレジスタ間に夫々設けられ、シフトレジス
タ内に信号源からの信号が取り込まれた後にこれ等のシ
フトレジスタを直列に切替接続するセレクタと、シフト
レジスタにクロック信号を供給すると共にセレクタに切
替信号を供給し、複数のシフトレジスタ内に取り込まれ
た信号を高速クロックで直列に取り出して多重信号を得
る制御回路とを備えてなることを特徴とする信号多重回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070898A JPS61230537A (ja) | 1985-04-05 | 1985-04-05 | 信号多重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070898A JPS61230537A (ja) | 1985-04-05 | 1985-04-05 | 信号多重回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230537A true JPS61230537A (ja) | 1986-10-14 |
Family
ID=13444806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070898A Pending JPS61230537A (ja) | 1985-04-05 | 1985-04-05 | 信号多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230537A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121466A (ja) * | 1974-08-14 | 1976-02-20 | Matsushita Electric Ind Co Ltd | Shingohenkansochi |
| JPS59211135A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 速度変換回路 |
-
1985
- 1985-04-05 JP JP60070898A patent/JPS61230537A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121466A (ja) * | 1974-08-14 | 1976-02-20 | Matsushita Electric Ind Co Ltd | Shingohenkansochi |
| JPS59211135A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 速度変換回路 |
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