JPH04196636A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH04196636A JPH04196636A JP2321986A JP32198690A JPH04196636A JP H04196636 A JPH04196636 A JP H04196636A JP 2321986 A JP2321986 A JP 2321986A JP 32198690 A JP32198690 A JP 32198690A JP H04196636 A JPH04196636 A JP H04196636A
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- JP
- Japan
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- parallel
- serial
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- bit
- input
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 59
- 238000000605 extraction Methods 0.000 description 7
- 238000003780 insertion Methods 0.000 description 7
- 230000037431 insertion Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期回路に関し、特に入力側および出力側
のクロック周波数が同一周波数で、かつ入力データおよ
び出力データの先頭を指定するフレームパルスの周波数
も同一周波数でかっ、相互に所定ビットの遅延差がある
場合に、入力データと出力データが独立しているので入
出力データ相互のフレーム位相同期をとる必要がないが
、ビット位相同期のみ確立しない場合における位相同期
回路に関する。
のクロック周波数が同一周波数で、かつ入力データおよ
び出力データの先頭を指定するフレームパルスの周波数
も同一周波数でかっ、相互に所定ビットの遅延差がある
場合に、入力データと出力データが独立しているので入
出力データ相互のフレーム位相同期をとる必要がないが
、ビット位相同期のみ確立しない場合における位相同期
回路に関する。
従来のこの種の位相同期回路を第２図のブロック図を用
いて説明する。入力データの先頭を指定する入力フレー
ムパルス１０と入力データ１は、遅延挿脱回路１４に入
力される。ここで後述する遅延挿脱回路１４を通った出
力フレームパルス１８と出力データの先頭を指定する出
力フレームパルス１３と、入出力クロック６および９と
が位相比較回路１９に入力され位相比較が行われる。位
相比較回路１９で位相差に相当すると・ント数の差に対
応する位相差信号１７は、遅延挿脱回路１４に入力され
て、入力フレームパルス１０の位相制御を行う。遅延挿
脱回路１４では、入力フレームパルス１０が変動し、出
力フレームパルス１３に近づき追い越してしまうスリッ
プ現象制御のために、所定のビット数だけ遅延の挿脱を
行う。また、遅延挿脱回路１４を通った入力データ１５
は、エラスティックストア１６に入力され、フレーム位
相同期、ビット位相同期が確立されて、出力データ５と
して、エラスティックストア１６から出力されるように
なっていた。
いて説明する。入力データの先頭を指定する入力フレー
ムパルス１０と入力データ１は、遅延挿脱回路１４に入
力される。ここで後述する遅延挿脱回路１４を通った出
力フレームパルス１８と出力データの先頭を指定する出
力フレームパルス１３と、入出力クロック６および９と
が位相比較回路１９に入力され位相比較が行われる。位
相比較回路１９で位相差に相当すると・ント数の差に対
応する位相差信号１７は、遅延挿脱回路１４に入力され
て、入力フレームパルス１０の位相制御を行う。遅延挿
脱回路１４では、入力フレームパルス１０が変動し、出
力フレームパルス１３に近づき追い越してしまうスリッ
プ現象制御のために、所定のビット数だけ遅延の挿脱を
行う。また、遅延挿脱回路１４を通った入力データ１５
は、エラスティックストア１６に入力され、フレーム位
相同期、ビット位相同期が確立されて、出力データ５と
して、エラスティックストア１６から出力されるように
なっていた。
上述した従来の位相同期回路では、位相比較回路と遅延
挿脱回路とにより、入力出力フレームパルスの位相差を
検出して、−度スリップ現象制御の補正を行った後は、
入力出力フレームパルスのスリップ変動がないので、こ
の２つの回路は必要なくなる。また、フレーム位相同期
をとる必要がない場合にはエラスティックストア１６の
メモリも１フレ一ム分のメモリ量を必要としない。この
ように従来は冗長な位相同期回路のために非常に不経済
である欠点があった。
挿脱回路とにより、入力出力フレームパルスの位相差を
検出して、−度スリップ現象制御の補正を行った後は、
入力出力フレームパルスのスリップ変動がないので、こ
の２つの回路は必要なくなる。また、フレーム位相同期
をとる必要がない場合にはエラスティックストア１６の
メモリも１フレ一ム分のメモリ量を必要としない。この
ように従来は冗長な位相同期回路のために非常に不経済
である欠点があった。
゛本発明の位相同期回路は、入力データの先頭を指定す
るフレームパルスと入力側のクロックで直列−並列変換
タイミングパルスを作る直列−並列変換タイミング発生
回路と、出力データの先頭を指定するフレームパルスと
出力側のクロックで並列−直列変換タイミングパルスを
作る並列−直列変換タイミング発生回路と、入力データ
を前記直列−並列変換タイミング発生回路で作られる前
記直列−並列変換タイミングパルスによってＭビットご
とに直列−並列変換するＭビット直列−並列変換回路と
、前記Ｍビット直列−並列変換回路の出力であるＭビッ
トの並列データを、前記並列−直列変換タイミング発生
回路で作られる前記並列−直列変換タイミングパルスに
よってＭビットごとに並列−直列変換するＭビット並列
−直列変換回路とで構成される。
るフレームパルスと入力側のクロックで直列−並列変換
タイミングパルスを作る直列−並列変換タイミング発生
回路と、出力データの先頭を指定するフレームパルスと
出力側のクロックで並列−直列変換タイミングパルスを
作る並列−直列変換タイミング発生回路と、入力データ
を前記直列−並列変換タイミング発生回路で作られる前
記直列−並列変換タイミングパルスによってＭビットご
とに直列−並列変換するＭビット直列−並列変換回路と
、前記Ｍビット直列−並列変換回路の出力であるＭビッ
トの並列データを、前記並列−直列変換タイミング発生
回路で作られる前記並列−直列変換タイミングパルスに
よってＭビットごとに並列−直列変換するＭビット並列
−直列変換回路とで構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。第１
図の実施例は、Ｍビット直列−並列変換回路２、Ｍビッ
ト並列−直列変換回路４、直列−並列変換タイミング発
生回路１１、並列−直列変換タイミング発生回路１２に
よって構成される。
図の実施例は、Ｍビット直列−並列変換回路２、Ｍビッ
ト並列−直列変換回路４、直列−並列変換タイミング発
生回路１１、並列−直列変換タイミング発生回路１２に
よって構成される。
ここでＭはＭビットごとに直列データから並列データに
変換される単位を表し、Ｎは入力フレームパルスと出力
フレームパルスの最大スリップビット数とすると、Ｍと
Ｎの関係は、Ｍ＝２Ｎ＋１となるようにＭの値を設定す
る。今、前述のように入力クロック６の周波数と出力ク
ロック９の周波数が同一周波数で、かつ入力データの先
頭を指定する入力フレームパルス１０の周波数と出力デ
ータの先頭を指定する出力フレームパルス１３の周波数
が同一周波数で、入力フレームパルス１０と出力フレー
ムパルス１３の位相差がＮビット以下の場合で、さらに
フレーム位相同期を確立する必要がない場合において、
Ｍビット直列−並列変換回路２に入力され、直列−並列
変換タイミング発生回路１１から出力される入力データ
入力フレームパルス１０と入力クロック６で作られる直
列−並列変換タイミングパルス７によって、Ｍビットご
とに直列−並列変換される。Ｍビット直列−並列変換回
路２が制御され、入力データ１はＭビットごとに直列−
並列変換されＭビット並列データが得られる。このＭビ
ット並列データ３は、Ｍビット並列−直列変換回路４に
入力され、並列−直列変換タイミング発生回路１２から
出力される出力データの先頭を指定する出力フレームパ
ルス１３と出力側の出力クロック９で作られる並列−直
列変換タイミングパルス８によってＭビットごとに並列
−直列変換され、出力データ５としてＭビット並列−直
列変換回路から出力される。
変換される単位を表し、Ｎは入力フレームパルスと出力
フレームパルスの最大スリップビット数とすると、Ｍと
Ｎの関係は、Ｍ＝２Ｎ＋１となるようにＭの値を設定す
る。今、前述のように入力クロック６の周波数と出力ク
ロック９の周波数が同一周波数で、かつ入力データの先
頭を指定する入力フレームパルス１０の周波数と出力デ
ータの先頭を指定する出力フレームパルス１３の周波数
が同一周波数で、入力フレームパルス１０と出力フレー
ムパルス１３の位相差がＮビット以下の場合で、さらに
フレーム位相同期を確立する必要がない場合において、
Ｍビット直列−並列変換回路２に入力され、直列−並列
変換タイミング発生回路１１から出力される入力データ
入力フレームパルス１０と入力クロック６で作られる直
列−並列変換タイミングパルス７によって、Ｍビットご
とに直列−並列変換される。Ｍビット直列−並列変換回
路２が制御され、入力データ１はＭビットごとに直列−
並列変換されＭビット並列データが得られる。このＭビ
ット並列データ３は、Ｍビット並列−直列変換回路４に
入力され、並列−直列変換タイミング発生回路１２から
出力される出力データの先頭を指定する出力フレームパ
ルス１３と出力側の出力クロック９で作られる並列−直
列変換タイミングパルス８によってＭビットごとに並列
−直列変換され、出力データ５としてＭビット並列−直
列変換回路から出力される。
以上説明したよ′うに本発明は、入力側にＭビット直列
−並列変換回路と直列−並列変換タイミング発生回路と
を備え、出力側にＭビット並列−直列変換回路と並列−
直列変換タイミング発生回路とを設けることにより、入
力フレームパルスと出力フレームパルスのスリップ現象
による相互のパルスの位相差に関係のない入力出力デー
タの位相同期回路を提供できる効果がある。したがって
従来例のような冗長な位相同期回路の回路構成を簡単に
できるという効果がある。
−並列変換回路と直列−並列変換タイミング発生回路と
を備え、出力側にＭビット並列−直列変換回路と並列−
直列変換タイミング発生回路とを設けることにより、入
力フレームパルスと出力フレームパルスのスリップ現象
による相互のパルスの位相差に関係のない入力出力デー
タの位相同期回路を提供できる効果がある。したがって
従来例のような冗長な位相同期回路の回路構成を簡単に
できるという効果がある。
第１図は、本発明の一実施例のブロック図、第２図は、
従来の位相同期回路のブロック図である。 １・・・入力データ、２・・・Ｍビット直列−並列変換
回路、３・・・Ｍビット並列データ、４・・・Ｍビット
並列−直列変換回路、５・・・出力データ、６・・・入
力クロック、７・・・直列−並列変換タイミングパルス
、８・・・並列−直列変換タイミングパルス、９・・・
出力タロツク、１０・・・入力フレームパルス、１１・
・・直列−並列変換タイミング発生回路、１２・・・並
列−直列変換タイミング発生回路、１３・・・出力フレ
ームパルス、１４・・・遅延挿脱回路、１６・・・エラ
スティックストア、１９・・・位相比較回路。
従来の位相同期回路のブロック図である。 １・・・入力データ、２・・・Ｍビット直列−並列変換
回路、３・・・Ｍビット並列データ、４・・・Ｍビット
並列−直列変換回路、５・・・出力データ、６・・・入
力クロック、７・・・直列−並列変換タイミングパルス
、８・・・並列−直列変換タイミングパルス、９・・・
出力タロツク、１０・・・入力フレームパルス、１１・
・・直列−並列変換タイミング発生回路、１２・・・並
列−直列変換タイミング発生回路、１３・・・出力フレ
ームパルス、１４・・・遅延挿脱回路、１６・・・エラ
スティックストア、１９・・・位相比較回路。
Claims (1)
- 入力データの先頭を指定するフレームパルスと入力側の
クロックとで直列−並列変換タイミングパルスを作る直
列−並列変換タイミング発生回路と、出力データの先頭
を指定するフレームパルスと出力側のクロックで並列−
直列変換タイミングパルスを作る並列−直列変換タイミ
ング発生回路と、入力データを前記直列−並列変換タイ
ミング発生回路で作られる前記直列−並列変換タイミン
グパルスによってＭビットごとに直列−並列変換するＭ
ビット直列−並列変換回路と、前記Ｍビット直列−並列
変換回路の出力であるＭビットの並列データを、前記並
列−直列変換タイミング発生回路で作られる前記並列−
直列変換タイミングパルスによってＭビットごとに並列
−直列変換するＭビット並列−直列変換回路とで構成さ
れることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321986A JPH04196636A (ja) | 1990-11-26 | 1990-11-26 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321986A JPH04196636A (ja) | 1990-11-26 | 1990-11-26 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196636A true JPH04196636A (ja) | 1992-07-16 |
Family
ID=18138647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2321986A Pending JPH04196636A (ja) | 1990-11-26 | 1990-11-26 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196636A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211135A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 速度変換回路 |
| JPH01251832A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | データ挿入回路 |
-
1990
- 1990-11-26 JP JP2321986A patent/JPH04196636A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211135A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 速度変換回路 |
| JPH01251832A (ja) * | 1988-03-31 | 1989-10-06 | Nec Corp | データ挿入回路 |
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