JPH01251832A - データ挿入回路 - Google Patents
データ挿入回路Info
- Publication number
- JPH01251832A JPH01251832A JP7594588A JP7594588A JPH01251832A JP H01251832 A JPH01251832 A JP H01251832A JP 7594588 A JP7594588 A JP 7594588A JP 7594588 A JP7594588 A JP 7594588A JP H01251832 A JPH01251832 A JP H01251832A
- Authority
- JP
- Japan
- Prior art keywords
- data
- unit
- bits
- circuit
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- Granted
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000003780 insertion Methods 0.000 claims description 9
- 230000037431 insertion Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一定数のビットを一単位とする単位データを当
該一単位毎に分岐したり、挿入する回路に関し、特に所
定のタイムスロットに一定数のビットを一単位とする単
位データを挿入できるようにしたデータ挿入回路に関す
る。
該一単位毎に分岐したり、挿入する回路に関し、特に所
定のタイムスロットに一定数のビットを一単位とする単
位データを挿入できるようにしたデータ挿入回路に関す
る。
従来、この種のデータ分岐、挿入回路１ま、同期系内デ
ータ伝送において、一定数のビットを一単位とする単位
データを当該一単位毎に分岐したり、挿入する回路とし
て知られている。かかるデータ分岐・挿入回路では、端
末装置からのデータ遅延をビット単位で規定して決めら
れた所定のタイムスロットへの挿入を行っている。
ータ伝送において、一定数のビットを一単位とする単位
データを当該一単位毎に分岐したり、挿入する回路とし
て知られている。かかるデータ分岐・挿入回路では、端
末装置からのデータ遅延をビット単位で規定して決めら
れた所定のタイムスロットへの挿入を行っている。
上述した従来のデータ分岐・挿入回路の場合、ビット遅
延を規定すると、端末装置からの距離や伝送時間に制約
を生じてしまい、システムを構築する上で柔軟性に欠け
てしまうという欠点がある。
延を規定すると、端末装置からの距離や伝送時間に制約
を生じてしまい、システムを構築する上で柔軟性に欠け
てしまうという欠点がある。
本発明は上述した課題を解決するためになされたもので
、所定のタイムスロット内に一定数のビットを一単位と
する単位データの挿入を行うことができるデータ挿入回
路を提供することを目的とする。
、所定のタイムスロット内に一定数のビットを一単位と
する単位データの挿入を行うことができるデータ挿入回
路を提供することを目的とする。
上記目的を達成するために、本発明のデータ挿入回路は
、一定数のビットを一単位とする単位データを当該一単
位毎に分岐したり、挿入する回路において、前記した単
位データを取り込み、この取り込み単位データを複数単
位で蓄えてパラレルデータとして出力できる一時記憶手
段と、前記した一時記憶手段からのパラレルデータを読
み取り、一定数のビットを一単位とするシリアルデータ
に変換し出力するデータ変換送出手段と、一時記憶手段
と前記したデータ変換送出手段との動作状態情報を取り
込み、一時記憶手段とデータ変換送出手段との間で単位
データの一定数のビットの整数倍単位で遅延を吸収する
ところの動作を両者にさせる制御手段とを備えてなるも
のである。
、一定数のビットを一単位とする単位データを当該一単
位毎に分岐したり、挿入する回路において、前記した単
位データを取り込み、この取り込み単位データを複数単
位で蓄えてパラレルデータとして出力できる一時記憶手
段と、前記した一時記憶手段からのパラレルデータを読
み取り、一定数のビットを一単位とするシリアルデータ
に変換し出力するデータ変換送出手段と、一時記憶手段
と前記したデータ変換送出手段との動作状態情報を取り
込み、一時記憶手段とデータ変換送出手段との間で単位
データの一定数のビットの整数倍単位で遅延を吸収する
ところの動作を両者にさせる制御手段とを備えてなるも
のである。
本発明は、一時記憶手段とデータ変換送出手段との間で
単位データの一定数のビットの整数倍単位で遅延を吸収
するように動作するので、所定のタイムスロット内に一
定数のビットを一単位とする単位データの挿入を行うこ
とができるものである。
単位データの一定数のビットの整数倍単位で遅延を吸収
するように動作するので、所定のタイムスロット内に一
定数のビットを一単位とする単位データの挿入を行うこ
とができるものである。
次に、本発明について図面を参照して説明する。
第１図は本発明のデータ挿入回路の実施例を示すブロッ
ク図である。
ク図である。
第１図に示す実施例は、一定数のピッ）（Ｎピッ）（Ｎ
は任意の整数）という）を−単位とする単位データＳｌ
を取り込み、この取り込み単位データＳ１を複数単位（
２ＸＮ）で蓄えてパラレルデータ（１−，２，３，・・
・、２Ｎ）として出力できる一時記憶手段２と、一時記
憶手段２からのパラレルデータ（１，２，３，・・・、
２Ｎ）を読み取り、Ｎビットを一単位とするシリアルデ
ータＳ２に変換し出力するデータ変換送出手段４と、一
時記憶手段２とデータ変換送出手段４との動作状態情報
３３．５４を取り込み、一時記憶手段２とデータ変換送
出手段４との間で単位データのＮビットの整数倍単位で
遅延を吸収するところの動作を両者にさせるために制御
信号Ｓ９を形成し出力する制御手段６とから構成されて
いる。
は任意の整数）という）を−単位とする単位データＳｌ
を取り込み、この取り込み単位データＳ１を複数単位（
２ＸＮ）で蓄えてパラレルデータ（１−，２，３，・・
・、２Ｎ）として出力できる一時記憶手段２と、一時記
憶手段２からのパラレルデータ（１，２，３，・・・、
２Ｎ）を読み取り、Ｎビットを一単位とするシリアルデ
ータＳ２に変換し出力するデータ変換送出手段４と、一
時記憶手段２とデータ変換送出手段４との動作状態情報
３３．５４を取り込み、一時記憶手段２とデータ変換送
出手段４との間で単位データのＮビットの整数倍単位で
遅延を吸収するところの動作を両者にさせるために制御
信号Ｓ９を形成し出力する制御手段６とから構成されて
いる。
一時記憶手段２は、アドレス信号Ｓ３に応じて入力デー
タＳ１をラッチし、これによりパラレルデータを形成す
るアドレッサブル・ラッチ回路２１と、ライトクロック
（Ｗ−ＣＬＫ）５５右よびライトフレーム信号（Ｗ−Ｆ
ＲＭ）Ｓ７からアドレス信号Ｓ３を形成しアドレッサブ
ル・ラッチ回路２１に与える書込アドレスカウンタ回路
２２とから構成されている。
タＳ１をラッチし、これによりパラレルデータを形成す
るアドレッサブル・ラッチ回路２１と、ライトクロック
（Ｗ−ＣＬＫ）５５右よびライトフレーム信号（Ｗ−Ｆ
ＲＭ）Ｓ７からアドレス信号Ｓ３を形成しアドレッサブ
ル・ラッチ回路２１に与える書込アドレスカウンタ回路
２２とから構成されている。
データ変換送出手段４は、アドレッサブル・ラッチ回路
２１からのパラレルデータを取り込み、アドレス信号Ｓ
４に応じて一定数のビットを一単位とするシリアルデー
タＳ２に変換し出力するパラレル・シリアル変換回路４
１と、リードクロック（Ｒ−ＣＬＫ）Ｓ６、リードフレ
ーム（Ｒ−ＦＲＭ）Ｓ８からアドレス信号Ｓ４を形成し
てパラレル・シリアル変換回路４１に与える続出アドレ
スカウンタ回路４２とから構成されている。
２１からのパラレルデータを取り込み、アドレス信号Ｓ
４に応じて一定数のビットを一単位とするシリアルデー
タＳ２に変換し出力するパラレル・シリアル変換回路４
１と、リードクロック（Ｒ−ＣＬＫ）Ｓ６、リードフレ
ーム（Ｒ−ＦＲＭ）Ｓ８からアドレス信号Ｓ４を形成し
てパラレル・シリアル変換回路４１に与える続出アドレ
スカウンタ回路４２とから構成されている。
前記した制御手段である制御回路６は、書込アドレスカ
ウンタ回路２２からのアドレス信号Ｓ３と、続出アドレ
スカウンタ回路４２からのアドレス信号Ｓ４とを取り込
み、続出アドレスカウンタ回路４２に対して書込アドレ
スカウンタ回路２２からの出力されるアドレス信号Ｓ３
がＮビット程度ずれるように制御信号Ｓ９を書込アドレ
スカウンタ回路２２に与えられるようになっている。こ
のように構成された実施例の動作を説明する。
ウンタ回路２２からのアドレス信号Ｓ３と、続出アドレ
スカウンタ回路４２からのアドレス信号Ｓ４とを取り込
み、続出アドレスカウンタ回路４２に対して書込アドレ
スカウンタ回路２２からの出力されるアドレス信号Ｓ３
がＮビット程度ずれるように制御信号Ｓ９を書込アドレ
スカウンタ回路２２に与えられるようになっている。こ
のように構成された実施例の動作を説明する。
第２図は同実施例の動作を説明するために示すタイムチ
ャートである。ここで、（ａ）はＲ−ＦＲＭＳ８を示し
、Ｒ−ＦＲＭＳ８は単位データＳ１のＮビット単位のデ
ータの先頭を示すパルス信号である。（ｂ）はアドレス
信号Ｓ４を示し、アドレス信号Ｓ４は続出アドレスカウ
ンタ回路４２で形成される。（Ｃ）はＲ−ＣＬＫＳ ６
を示し、Ｒ−ＣＬＫＳ６は当該実施例の内部クロック信
号であり、（ｄ）はＷ−ＣＬＫＳ５を示し、Ｗ−ＣＬＫ
Ｓ５は端末装置側からＮビット単位で周期的に入力クロ
ック信号である。（ｅ）はＷ−ＦＲＭＳ７を示し、Ｗ−
ＦＲＭＳ７は単位データＳ１のＮビット単位のデータの
先頭を示すパルス信号である。（ｆ）はアドレス信号Ｓ
３を示し、アドレス信号Ｓ３は書込アドレスカウンタ回
路２２で形成される。
ャートである。ここで、（ａ）はＲ−ＦＲＭＳ８を示し
、Ｒ−ＦＲＭＳ８は単位データＳ１のＮビット単位のデ
ータの先頭を示すパルス信号である。（ｂ）はアドレス
信号Ｓ４を示し、アドレス信号Ｓ４は続出アドレスカウ
ンタ回路４２で形成される。（Ｃ）はＲ−ＣＬＫＳ ６
を示し、Ｒ−ＣＬＫＳ６は当該実施例の内部クロック信
号であり、（ｄ）はＷ−ＣＬＫＳ５を示し、Ｗ−ＣＬＫ
Ｓ５は端末装置側からＮビット単位で周期的に入力クロ
ック信号である。（ｅ）はＷ−ＦＲＭＳ７を示し、Ｗ−
ＦＲＭＳ７は単位データＳ１のＮビット単位のデータの
先頭を示すパルス信号である。（ｆ）はアドレス信号Ｓ
３を示し、アドレス信号Ｓ３は書込アドレスカウンタ回
路２２で形成される。
端末装置からの人力単位データＳ１は、一時記憶手段２
のアドレッサブル・ラッチ回路２１に入力される。この
アドレッサブル・ラッチ回路２１は、単位データ５１を
、第２図（ｅ）に示すＷ−ＦＲＭＳ７に同期してＲ−Ｃ
ＬＫＳ６ （第２図（Ｃ）参照）をカウントすることに
より、（２×Ｎ）ビットの周期でシフトする書込アドレ
スカウンタ回路２２からのアドレス信号５３（第２図（
ｆ）参照）に従い順次出力にラッチされてパラレルデー
タ（１，２，３，・・・、２Ｎ）として出力される。
のアドレッサブル・ラッチ回路２１に入力される。この
アドレッサブル・ラッチ回路２１は、単位データ５１を
、第２図（ｅ）に示すＷ−ＦＲＭＳ７に同期してＲ−Ｃ
ＬＫＳ６ （第２図（Ｃ）参照）をカウントすることに
より、（２×Ｎ）ビットの周期でシフトする書込アドレ
スカウンタ回路２２からのアドレス信号５３（第２図（
ｆ）参照）に従い順次出力にラッチされてパラレルデー
タ（１，２，３，・・・、２Ｎ）として出力される。
一方、データ変換送出手段４のパラレル・シリアル変換
回路４１は、アドレッサブル・ラッチ回路２１からのパ
ラレルデータ（１，２，３，・・・。
回路４１は、アドレッサブル・ラッチ回路２１からのパ
ラレルデータ（１，２，３，・・・。
２Ｎ）を最初のＲ−ＦＲＭＳ８（第２図（ａ）参照）に
同期してＷ−ＣＬＫＳ５ （第２図（ｄ）参照）をカウ
ントすることにより、（２ｘＮ）ビットの周期でシフト
する続出アドレスカウンタ回路４２のアドレス信号Ｓ４
（第２図（ｆ）参照）に従い順次シリアルデータＳ２と
して出力する。
同期してＷ−ＣＬＫＳ５ （第２図（ｄ）参照）をカウ
ントすることにより、（２ｘＮ）ビットの周期でシフト
する続出アドレスカウンタ回路４２のアドレス信号Ｓ４
（第２図（ｆ）参照）に従い順次シリアルデータＳ２と
して出力する。
このような動作をしているときに、制御回路６は、書込
アドレスカウンタ回路２２からのアドレス信号Ｓ３と、
続出アドレスカウンタ回路４２からのアドレス信号Ｓ４
を取り込み、書込アドレスカウンタ回路２２と続出アド
レスカウンタ回路４２とのアドレス値がほぼＮビットず
れるように書込アドレスカウンタ回路２２に対して制御
信号Ｓ９を供給する。これにより、第２図（ｇ）；ご示
すように、アドレス信号Ｓ３とアドレス信号Ｓ４では、
対応するアドレスがＮビットずれることになる。このよ
うに、書込アドレスカウンタ回路２２と続出アドレスカ
ウンク回路４２とが動作をすることにより、アドレッサ
ブル・ラッチ回路２１と、パラレル・シリアル変換回路
４１との間で、Ｎビットの整数倍単位で遅延が吸収され
、かつＲ−ＣＬＫＳ６と、Ｒ−ＦＲＭＳ８とに同期した
出力シリアルデータＳ２を出力することができることに
なる。
アドレスカウンタ回路２２からのアドレス信号Ｓ３と、
続出アドレスカウンタ回路４２からのアドレス信号Ｓ４
を取り込み、書込アドレスカウンタ回路２２と続出アド
レスカウンタ回路４２とのアドレス値がほぼＮビットず
れるように書込アドレスカウンタ回路２２に対して制御
信号Ｓ９を供給する。これにより、第２図（ｇ）；ご示
すように、アドレス信号Ｓ３とアドレス信号Ｓ４では、
対応するアドレスがＮビットずれることになる。このよ
うに、書込アドレスカウンタ回路２２と続出アドレスカ
ウンク回路４２とが動作をすることにより、アドレッサ
ブル・ラッチ回路２１と、パラレル・シリアル変換回路
４１との間で、Ｎビットの整数倍単位で遅延が吸収され
、かつＲ−ＣＬＫＳ６と、Ｒ−ＦＲＭＳ８とに同期した
出力シリアルデータＳ２を出力することができることに
なる。
このような本実施例は、Ｎビットを一単位とする挿入回
路であって、端末装置からデータの遅延量に影響される
ことなく、所定のタイムスロットにＮビット単位でのデ
ータ挿入を行うことができる。
路であって、端末装置からデータの遅延量に影響される
ことなく、所定のタイムスロットにＮビット単位でのデ
ータ挿入を行うことができる。
以上述べたように本発明では、一時記憶手段とデータ変
換送出手段との間で単位データの一定数のビットの整数
倍単位で遅延を吸収するように動作するようにしたこと
により、所定のタイムスロット内に一定数のビットを一
単位とする単位データ挿入を行うことができる効果があ
る。
換送出手段との間で単位データの一定数のビットの整数
倍単位で遅延を吸収するように動作するようにしたこと
により、所定のタイムスロット内に一定数のビットを一
単位とする単位データ挿入を行うことができる効果があ
る。
第１図は本発明の実施例を示すブロック図、第２図は同
実施例の動作を説明するために示すタイムチマートであ
る。 ２・・・・・・一時記憶手段、 ４・・・・・・データ変換送出手段、 ６・・・・・・制御回路（制御手段）。 出願人 日本電気株式会社 代理人 弁理士 山内梅雄
実施例の動作を説明するために示すタイムチマートであ
る。 ２・・・・・・一時記憶手段、 ４・・・・・・データ変換送出手段、 ６・・・・・・制御回路（制御手段）。 出願人 日本電気株式会社 代理人 弁理士 山内梅雄
Claims (1)
- 【特許請求の範囲】 一定数のビットを一単位とする単位データを当該一単位
毎に分岐したり、挿入する回路において、前記単位デー
タを取り込み、この取り込み単位データを複数単位で蓄
えてパラレルデータとして出力できる一時記憶手段と、 前記一時記憶手段からのパラレルデータを読み取り、一
定数のビットを一単位とするシリアルデータにご変換し
出力するデータ変換送出手段と、前記一時記憶手段と前
記データ変換送出手段との動作状態情報を取り込み、前
記一時記憶手段と前記データ変換送出手段との間で前記
単位データの一定数のビットの整数倍単位で遅延を吸収
するところの動作を両者にさせる制御手段 とを備えてなるデータ挿入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075945A JPH0720093B2 (ja) | 1988-03-31 | 1988-03-31 | データ挿入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075945A JPH0720093B2 (ja) | 1988-03-31 | 1988-03-31 | データ挿入回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251832A true JPH01251832A (ja) | 1989-10-06 |
| JPH0720093B2 JPH0720093B2 (ja) | 1995-03-06 |
Family
ID=13590872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075945A Expired - Lifetime JPH0720093B2 (ja) | 1988-03-31 | 1988-03-31 | データ挿入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720093B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196636A (ja) * | 1990-11-26 | 1992-07-16 | Nec Eng Ltd | 位相同期回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102205A (ja) * | 1974-01-07 | 1975-08-13 |
-
1988
- 1988-03-31 JP JP63075945A patent/JPH0720093B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102205A (ja) * | 1974-01-07 | 1975-08-13 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196636A (ja) * | 1990-11-26 | 1992-07-16 | Nec Eng Ltd | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720093B2 (ja) | 1995-03-06 |
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