JP2556004B2 - 多重化タイマ - Google Patents

多重化タイマ

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JP2556004B2
JP2556004B2 JP61039145A JP3914586A JP2556004B2 JP 2556004 B2 JP2556004 B2 JP 2556004B2 JP 61039145 A JP61039145 A JP 61039145A JP 3914586 A JP3914586 A JP 3914586A JP 2556004 B2 JP2556004 B2 JP 2556004B2
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幹夫 山下
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル論理回路に関し，特にシーケンス
制御のタイマ回路に関する。
〔従来の技術〕
従来，この種のタイマは通信機器の通信制御回路に用
いられている。このような回路では複数の時間計数が必
要であり，従来はこれを個別のタイマ回路を必要数だけ
並べることにより実現していた。
〔発明が解決しようとする問題点〕 上述した従来のタイマは，個別のタイマ回路を必要数
だけ並べて実現しているので，タイマ数が多くなるとハ
ードウェア量が増え，スペース，消費電力の面で問題が
あり，不経済である。
それ故，本発明は複数種類の時間計数を多重化して行
なうことのできる多重化タイマを提供することを目的と
する。
〔問題点を解決するための手段及び作用〕
本発明による多重化タイマは，メモリ部と，このメモ
リ部出力を入力とする第１の直列入力並列出力シフトレ
ジスタと，該第１の直列入力並列出力シフトレジスタの
並列出力を入力とするカウンタと，このカウンタの並列
出力を入力とし直列出力を前記メモリ部の入力に接続し
た第１の並列入力直列出力シフトレジスタと，外部から
のクリヤ制御記号を入力とし直列出力を前記カウンタの
制御入力に接続した第２の並列入力直列出力シフトレジ
スタと，前記カウンタの並列出力のうちあらかじめ定め
られた一つを入力とする第２の直列入力並列出力シフト
レジスタと，この第２の直列入力並列出力シフトレジス
タの出力を入力とし外部にキャリ出力を出力するラッチ
回路とを有し，多重化されたタイムスロット毎に前記メ
モリ部から１フレーム前のカウント値を読出して前記カ
ウンタにロードし，前記第２の並列入力直列出力シフト
レジスタ出力のクリヤ信号に従って前記カウンタを歩進
し，その結果を前記メモリ部に書込むことを繰返すこと
により，複数チャネルの時間計数を多重化して行なうこ
とを特徴とする。
〔実施例〕
次に，本発明について図面を参照して説明する。
第１図は本発明の実施例，第２図は第１図のタイミン
グチャート例である。メモリ部１には直前のフレームで
計算されたｎチャネル分（ｎは正の整数）の計数結果が
格納されている。その内容は第２図（ａ）のようなタイ
ミングでチャネル毎に次々と読み出される。このデータ
は第１の直列入力並列出力シフトレジスタ２にて直並列
変換され，カウンタ３にロードされる。一方，カウンタ
３のクリヤ信号は第２の並列入力直列出力シフトレジス
タ５でｎチャネル分多重量化され，第２図（ｂ）のよう
なタイミングでカウンタ３に供給される。カウンタ３に
は第２図（ｃ）、（ｃ′）のようなタイミングでカウン
トパルス、ロードパルスが供給され，上記ロード値とク
リヤ信号に従ってインクリメント又はカウントクリヤが
行われる。その結果，カウンタ３の出力は第２図（ｄ）
のようなタイミングで変化する。この結果は第１の並列
入力直列出力シフトレジスタ４で並直列変換され，第２
図（ｅ）のようなタイミングでメモリ部１に送られ，現
フレームの計数結果として記憶される。
以上の操作を次々と全ｎチャネルに対して行ない，こ
れを繰返すことでｎチャネル分の計数が並列に行なわれ
る。一方，カウンタ３のキャリは第２図（ｄ）のタイミ
ングで出力されるので，これを第２の直列入力並列出力
シフトレジスタ６で直並列変換し，ラッチ回路７でラッ
チすることによりタイマのカウント終了情報としてｎチ
ャネル分取出すことができる。
〔発明の効果〕
以上説明したように，本発明はメモリ部を導入して,1
チャネル分のカウンタを時分割多重利用することでタイ
マのハードウェア量を削減できる効果がある。
【図面の簡単な説明】
第１図は本発明の実施例，第２図は第１図のタイミング
チャート例である。 １……メモリ部,2……第１の直列入力並列出力シフトレ
ジスタ,3……カウンタ,4……第１の並列入力直列出力シ
フトレジスタ,5……第２の並列入力直列シフトレジス
タ,6……第２の直列入力並列出力シフトレジスタ,7……
ラッチ回路。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリ部と、このメモリ部出力を入力とす
    る第１の直列入力並列出力シフトレジスタと、該第１の
    直列入力並列出力シフトレジスタの並列出力を入力とす
    るカウンタと、このカウンタの並列出力を入力とし直列
    出力を前記メモリ部の入力に接続した第１の並列入力直
    列出力シフトレジスタと、外部からの並列クリヤ信号を
    入力とし直列出力を前記カウンタの制御入力に接続した
    第２の並列入力直列出力シフトレジスタと、前記カウン
    タの並列出力のうちあらかじめ定められた一つを入力と
    する第２の直列入力並列出力シフトレジスタと、この第
    ２の直列入力並列出力シフトレジスタの出力を入力とし
    外部にキャリ出力を出力するラッチ回路とを有し、多重
    化されたタイムスロット毎に前記メモリ部から１フレー
    ム前のカウント値を読出して前記カウンタにロードし、
    前記第２の並列入力直列出力シフトレジスタ出力のクリ
    ヤ信号に従って前記カウンタを歩進し、その結果を前記
    メモリ部に書込むことを繰返すことにより、複数チャネ
    ルの時間計数を多重化して行なうことを特徴とする多重
    化タイマ。
JP61039145A 1986-02-26 1986-02-26 多重化タイマ Expired - Lifetime JP2556004B2 (ja)

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JPS62198216A JPS62198216A (ja) 1987-09-01
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