KR930008038B1 - 메모리 제어회로 - Google Patents

Abstract

내용 없음.

Description

메모리 제어회로

제 1 도는 종래의 메모리 제어회로의 회로도.

제 2 도는 본 발명에 의한 메모리 제어회로의 개략적인 구성을 나타낸 블럭도.

제 3 도는 본 발명에 의한 메모리 제어회로의 세부구성도,

제 4 도는 제 3 도의 각부의 신호파형도,

제 5 도는 본 발명에 의한 적용예시도.

* 도면의 주요부분에 대한 부호의 설명

11 : 시프트 레지스터 12 : 패러랠 래치

13 : 메로리 41 : 카운터

21, 42 : 패랠 래치 제어부 22, 43 : 패러랠 래치 종료 제어부

23, 44 : 데이타 지연기 24, 25 : 데이타 래치 클럭 지연기

25, 46 : 어드레스 패러랠 래치부

26, 47 : 데이타 패러랠 래치부

27, 48 : 메모리부 28, 49 : 패러랠-시리얼 변환부

본 발명은 메모리 제어회로에 관한 것으로, 특히 실행 특성이 느린 범용 메모리로 구성된 시스템에 높은 주파수로 입력되는 워드 단위의 샘플링 데이타를 효율적으로 입출력하기 위해 데이타를 분산 처리 및 제어하는 메모리 제어회로에 관한 것이다.

높은 샘플링 주파수로 입력되는 1비트 단위의 시리얼 데이타를 실행 특성이 느린 범용 메모리를 사용한 시스템에 기억시키기 위한 종래의 메모리 처리회로는 제 1 도에 도시된 바와 같이 높은 주파수로 입력되는 1 비트 단위의 데이타가 입력되는 시프트 레지스터(11)에 N 개의 버스로 나뉘어 입력시키는 패러랠 래치(12)를 연결하고 상기 패러랠 래치(12)에 메모리(13)를 연결하여 구성하였다.

시프트 레지스터(11)에 높은 주파수로 입력되고 있는 1 비트 단위의 데이타가 N 개의 버스로 나뉘어 패러랠 래치(12)에 입력된다. 이때 시프트 래지스터(11)에 입력되는 데이타가 N 비트째 입력되었을 때 패러랠 래치(12)에 패러랠 래치클럭이 인가되어 N 비트의 데이타를 동시에 래치하게 된다. 패러랠 래치(12)는 상기 시프트 래지스터(11)에 그다음 N 비트의 데이타를 받아들이고 있는 동안 래치 상태를 지속하게 되며 상기 지속한 시간은 실행 특성이 느린 메모리(13)가 데이타를 기억하는데 충분한 시간이 된다. 즉 시프트 레지스터(11)에 입력되는 데이타의 샘플링 주기가 T 인 경우 패러랠 래치(12)의 출력 데이타를 샘플링 주기는 NT 로 N 배 길어지게 되어 메모리(13)의 실행조건은 그 만큼 완화된다.

그러나 만약 입력되는 데이타가 1 비트 단위의 시리얼 데이타가 아니라 높은 변환주파수의 아날로그/디지틀 변환기의 출력과 같은 임의의 M 비트 워드 단위의 신호인 경우에는 여러가지 문제점이 있다. 첫째 입력신호가 M 비트 워드단위의 데이타일 경우 상기 종래의 메모리 처리회로를 M 개 병렬 연결하여 처리해야 하는데 이때 각 시프트 레지스터와 패러랠 래치의 상호 관계에 따른 제어방법이 제안되어 있지 않다. 둘째, 메모리 구성상 패러랠 래치에서 메모리로 이어지는 데이타 버스가 서로 격자로 엇갈려 연결되는 구조가 되어 회로기판 제작상의 어려움이 발생한다. 세째, 메모리가 병렬 구성되므로 인가되는 어드레스도 입력데이타와 같은 형태로 샘플링 주기를 늘려주어야 하며 데이타를 메모리에 입출력시킴에 있어서 데이타와 어드레스의 타이밍이 정확히 일치하여야 하는데 그렇지 못하면 데이타 입출력간에 에러가 발생한다.

상기 문제점을 제거하기 위해 안출된 본 발명의 목적은 높은 샘플링 주파수의 데이타가 위드 단위로 입력되는 경우 임의의 수만큼 병렬 연결된 각 소자를 원활히 제어하여 패러랠 변환된 데이타를 효율적으로 래치하는 메모리 제어회로를 제공함에 있다.

본 발명의 또다른 목적은 래치부와 메모리부의 연결관계를 단순화하여 회로 기판 제작시의 복잡성을 배제한 메모리 제어회로를 제공함에 있다.

본 발명의 또다른 목적은 입력데이타의 타이밍에 맞추어 입력 어드레스의 샘플링 주기를 적절히 늘려주고 메모리에서의 데이타 입출력시 에러가 발생하지 않도록 인가 타이밍을 제어하는 메모리 제어회로를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 실행특성이 느린 범용 메모리에 높은 주파수의 소정의 비트 워드 단위의 데이타를 입출력시키기 위해 데이타를 분산처리 및 제어하는 메모리 제어회로에 있어서, 어드레스 래치클럭 및 데이타 래치클럭을 출력하는 패러랠 래치 제어수단, 래치 종료 신호를 출력하는 패러랠 래치 종료 제어 수단, 상기 패러랠 래치 제어수단에 연결되어 상기 어드레스 래치 클럭의 제어에 따라 소정의 비트 워드 단위로 어드레스가 입력되는 어드레스 패러랠 래치수단, 상기 패러랠 래치 종료 제어수단에 연결되어 상기 래치 종료 신호의 제어에 따라 소정의 비트 워드 단위로 데이타가 입력되는 데이타 패러랠 래치수단, 상기 패러랠 래치 제어수단과, 패러랠 래치 종료 제어수단과 에드레스 패러랠 래치수단과 데이타 패러랠 래치수단에 연결되어 상기 데이타 래치 클럭과 래치 종료 신호의 제어에 따라 어드레스 및 데이타를 저장 및 입출력하는 메모리수단, 및 상기 패러랠 래치 제어수단과 메모리수단에 연결되어 상기 어드레스 래치 클럭의 제어에 따라 출력데이타를 시리얼 전송형태로 변화하는 패러랠-시리얼 변환수단으로 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제 2 도는 본 발명에 의한 메모리 제어회로의 개략적인 구성을 나타낸 블럭도, 제 3 도는 본 발명에 의한 메모리 제어회로의 세부구성도, 제 4 도는 제 3 도의 각부 신호파형도로 21은 패러랠 래치 제어부, 22는 패러랠 래치 종료 제어부, 23은 데이타 지연기, 24는 데이타 래치 클럭 지연기, 25는 어드레스 패러랠 래치부, 26은 데이타 패러랠 래치부, 27은 메모리부, 28은 패러랠-시리얼 변환부를 각각 나타낸다.

본 발명에 의한 메모리 제어회로는 제 3 도에 도시한 바와 같이 M 비트 워드 단위의 시리얼 데이타를 N 개로 병렬 분할하여 기억시킨다.

본 발명에 의한 메모리 제어회로는 제 2 도 및 제 3 도에 도시한 바와 같이 래치의 시작점을 제어하는 어드레스 래치클럭(31) 및 데이타 래치클럭(32)을 출력하는 패러랠 래치제어부(21)의 상기 어드레스 래치클럭(31) 출력단에 N 개의 래치(25-1 내지 25-N)로 구성된 어드레스 패러랠 래치부(25) 및 N 개의 클럭 지연소자(24-1 내지 24-N)로 구성된 데이타 래치 클럭 지연기(24)를 연결하고, M 비트 워드단위로 데이타가 입력되는 데이타 지연기(23), 래치 종료 신호(33)를 출력하는 패러랠 래치 종료 제어부(22) 및 상기 데이타 래치 클럭 지연기(24)에 N 개의 래치(26-1 내지 26-N)로 구성된 데이타 패러랠 래치부(26)를 연결하고, 상기 어드레스 패러랠 래치부(25), 패러랠 래치 종료 제어부(22), 패러랠 래치 제어부(21)의 데이타를 래치클럭(32) 출력단, 및 상기 데이타 패러랠 래치부(26)에 메모리부(27)를 연결하고, 상기 패러랠 래치제어부(21)의 어드레스 래치클럭(31) 출력단과 메모리부(27)에 패러랠 래치소자(28-1 내지 28-N)로 구성된 패러랠-시리얼 변환부(28)를 연결하여 구성한다.

L 비트 워드 단위로 입력되는 어드레스 및 M 비트 단위로 입력되는 데이타는 각각 어드레스 패러랠 래치부(25) 및 데이타 패러랠 래치부(26)에 접속된다.

상기 패러랠 래치 제어부(21)에서는 어드레스 래치 클럭(31)을 출력하여 어드레스 패러랠 래치부(25)내의 래치 소자들(25-1 내지 25-N) 및 데이타 래치클럭 지연기(24)를 순차적으로 구동시키는 동시에 데이타 래치클럭(32)을 출력하여 메모리부(27)내의 메모리 소자들(27-1 내지 27-n)의 입력 인에이블 단자를 순서적으로 제어한다. 즉 패러랠 래치 제어부(21)는 래치제어신호인 어드레스 래치클럭(31) 및 데이타 래치클럭(32)을 출력하여 각각 어드레스 패러랠 래치부(25)의 클럭단자 및 메모리부(27)의 입력 인에이블 단자에 인가시켜 데이타 입력 시작점을 제어한다. 상기 입력데이타의 분배시 오픈 접속이 가능한 이유는 패러랠 래치(25, 26)의 출력이 래치제어신호(31, 32)의 구동순간 이외에는 입력신호에 무관하기 때문이다.

메모리부(27)의 메모리소자(27-1 내지 27-N)에서 한 어드레스 주기 동안 데이타를 입출력하는데 있어서, 메모리(27)의 데이타 단자에 연결된 데이타 패러랠 래치소자(26-1 내지 26-N)에는 항상 데이타가 래치되어 있어 입력상태로 유지하고 있으므로 메모리(27)가 출력모드에 놓일때는 시스템에러가 발생한다.

상기 현상을 막기 위해 패러랠 래치 종료 제어부(22)를 설치하여 패러랠 래치 종료 제어부(22)의 출력인 래치 종료 신호(33)를 데이타 패러랠 래치부(26)의 각 소자(26-1 내지 26-N)의 출력 인에이블단자에 접속하여 데이타의 래치를 종료시켜 다음 래치신호가 입력될 때까지 데이타 패러랠 래치 소자(26-1 내지 26-N)의 출력이 하이 임피던스가 되도록 한다. 상기와 같이 래치가 종료되어 있는 동안에 메모리부(27)를 출력모드로 두어 시스팀 에러를 방지한다.

메모리부(27)가 출력모드로 있을때 메모리 상에서의 데이타의 입출력을 고려해보면 임의의 어드레스에 새로운 데이타가 입력되기 전에 기존의 기억되어 있던 데이타를 우선 읽어내 주어야 하므로 상기 메모리(27)로부터 기존의 기억되어 있던 데이타를 읽어 내는 동안 데이타를 지연시켜 주어야 한다. 상기 데이타 지연을 위해 데이타 지연기(23) 및 데이타 래치 클럭 지연기(24)를 설치하였다.

각 패러랠 래치(25-1 내지 25-N)의 동작시간과 해당 메모리의 입출력 동작시간을 맞추기 위해 패러랠 래치 종료 제어부(22)의 출력신호(33)를 메모리(27)에 인가하여 해당 메모리소자(27-1 내지 27-N)의 기록 인에이블 단자에 접속한다. 이에 따라 어드레스 패러랠 래치소자(25-1 내지 25-N)와 메모리 소자(27-1 내지 27-N)가 한짝을 이루어 일치된 동작을 하게 된다.

상기와 같이 메모리의 입출력을 고려한 어드레스 패러랠 래치(25) 및 데이타 패러랠 래치(26)에 인가되는 각 신호 형태 중 특히 N=4인 형태의 메모리 제어회로의 신호파형을 제 4 도에 도시하고 있다.

메모리부(27)의 출력데이타들을 다시 시리얼 전송형태로 변환시켜주는 패러랠-시리얼 변환부(28)의 소자들(28-1 내지 28-N)은 어드레스 패러랠 래치(25) 및 데이타 패러랠 래치(26)의 소자들과 같은 패러랠 래치 소자로 구성한다.

어드레스가 인가되면 출력데이타의 샘플링 주기 이내의 메모리부(27)의 출력을 래치하고 나서 출력 인에이블 단자를 순서적으로 구동시켜 하이 임피던스 상태에 놓이도록 하면 시리얼 출력단자를 오픈접속하는 것이 가능해지며 최종적인 데이타 출력은 입력데이타와 같은 주기의 샘플링 주파수를 갖는 시리얼 전송신호가 된다. 따라서 패러랠-시리얼 변환부(28)의 제어신호는 어드레스 래치클럭(31)을 그대로 사용하여도 제어타이밍상 아무 문제가 없다.

제 5 도는 본 발명에 의한 적용예시도로 제 3 도의 N 단의 병렬구성 장치중 제 1 단 부분을 구체적으로 도시한 것으로 16 비트 워드단위로 어드레스를 입력시키고 8 비트 워드 단위로 데이타를 입력시켜 8만으로 병렬 분할하여 처리하는 경우의 실시예이다. 상기 도면에서 41은 카운터, 42은 패러랠 래치 제어부, 43은 패러랠 래치 종료 제어부, 44는 데이타 지연기, 45는 데이타 래치 클럭 지연기, 46은 어드레스 패러랠 래치부, 47 은 데이타 패러랠 래치부, 48은 메모리부, 49은 패러랠-시리얼 변환부를 각각 나타낸다.

상기와 같이 구성되어 작동하는 본 발명은 실행속도는 느리지만 값이 싼 메모리를 이용하여 높은 주파수 데이타의 입출력을 실현시키기 위한 입출력 래치부를 오픈 접속에 의해 소요 소자수를 대폭줄여 입출력 회로가 간단하게 구성 되어 있으며, 어드레스 크기 및 데이타 크기가 임의로 주어져도 손쉽게 회로를 구성할 수 있으므로 특정 규격이라도 필요한 메모리 장치의 구현이 용이하며, 메모리 주변소자들이 모두 게이트 레벨로 구성되어 있으므로 커스텀 아이씨(Custom I.C)화가 용이하다.

또한 본 발명은 영상신호 처리에 있어서 필수적인 프레인 메모리와 필드 메모리등의 제작에 적용되며 임의의 크기의 비트 워드 단위 데이타의 고속 입출력이 요구되는 모든 메모리 장치에 손쉽게 적용할 수 있다.

Claims (6)

1. 실행특성이 느린 범용 메모리에 높은 주파수의 소정의 비트 워드 단위의 데이타를 입출력시키기 위해 데이타를 분산처리 및 제어하는 메모리 제어회로에 있어서 ; 어드레스 래치클럭(31) 및 데이타 래치클럭(32)를 출력하는 패러랠 래치 제어수단(21), 래치 종료 신호(33)를 출력하는 패러랠 래치 종료 제어 수단(22), 상기 패러랠 래치 제어수단(21)에 연결되어 상기 어드레스 래치 클럭(31)의 제어에 따라 소정의 비트 워드 단위로 어드레스가 입력되는 어드레스 패러랠 래치수단(25), 상기 패러랠 래치 종료 제어수단(22)에 연결되어 상기 래치 종료 신호(33)의 제어에 따라 소정의 비트 워드 단위로 데이타가 입력되는 데이타 패러랠 래치수단(26), 상기 패러랠 래치 제어수단(21) 및 패러랠 래치 종료 제어수단(22)과 어드레스 패러랠 래치수단(25)과 데이타 패러랠 래치수단(26)에 연결되어 상기 데이타 래치 클럭(32)과 래치 종료 신호(33)의 제어에 따라 어드레스 및 데이타를 저장 및 입출력하는 메모리수단(27), 및 상기 패러랠 래치 제어수단(21)과 메모리 수단(27)에 연결되어 상기 어드레스 래치 클럭(31)의 제어에 따라 출력데이타를 시리얼 전송형태로 변환하는 패러랠-시리얼 변환수단(28)으로 구성되는 것을 특징으로 하는 메모리 제어회로.
2. 제 1 항에 있어서, 상기 데이타 패러랠 래치수단(26)의 데이타 입력단에 연결되어 상기 데이타 패러랠 래치수단(26)이 상기 메모리수단(27)으로 데이타를 읽어내는 동안 입력될 데이타를 지연시켜주는 데이타 지연수단(23)을 부가하는 것을 특징으로 하는 메모리 제어회로.
3. 제 1 항에 있어서, 상기 패러랠 래치 제어수단(21) 및 데이타 패러랠 래치수단(26)에 연결되어 상기 어드레스 래치 클럭(31)의 제어에 따라 상기 데이타 패러랠 래치수단(26)이 상기 메모리수단(27)으로 데이타를 입력하는 동안 입력될 데이타 래치클럭을 지연시켜 주는 데이타 래치 클럭 지연수단을 부가함을 특징으로 하는 메모리 제어수단.
4. 제 1 항에 있어서, 상기 패러랠-시리얼 변환수단(28)은 상기 패러랠 래치 제어수단(21)의 어드레스 래치 클럭(31)의 제어에 따라 패러랠 래치된 데이타를 시리얼로 출력하는 오픈접속을 특징으로 하는 메모리 제어회로.
5. 제 1 항에 있어서, 상기 어드레스 패러랠 래치수단(25)은 상기 패러랠 래치 제어수단(21)의 어드레스 래치클럭(31)의 제어에 따라 시리얼 입력된 데이타를 패러랠 래치시키는 오픈 접속을 특징으로 하는 메모리 제어회로.
6. 제 1 항에 있어서, 상기 데이타 패러랠 래치수단(26)은 상기 패러랠 래치 제어수단(21)의 어드레스 래치클럭(31)의 제어에 따라 시리얼 입력된 데이타를 패러랠 래치시키는 오픈접속을 특징으로 하는 메모리 제어회로.