KR880002745Y1 - 프로그램어블한 64비트 쉬프트 레지스터 - Google Patents

Abstract

내용 없음.

Description

프로그램어블한 64비트 쉬프트 레지스터

제 1 도는 본 고안의 회로도.

제 2 도는 제 1 도의 각부분 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

A : 래치부 B : 4비트 카운터

C : 램 D : 반전부

E : 쉬프트부

본 고안은 프로그램어블한 64비트 쉬프트 레지스터에 관한 것으로써, 카운터를 이용하여 64비트 램에 기억된 데이터를 읽어 프로그램어블 할수 있는 쉬프트 레지스터에 관한 것이다.

일반적으로 64비트 쉬프트 레지스터가 필요할때는 8비트 쉬프트레지스터를 8개 (=64) 연결하여 사용해야하는데, 상기 쉬프트 레지스터의 자체단가가 무척고가이며, 또 8개의 쉬프트 레지스터를 이용하여 764비트 쉬프트 레지스터를 제작하는데 있어서는 쉬프트레지스터 상호간에 래치시키는 회로가 필수적이어서 회로가 복잡하고 비용이 많이 드는 단점이 있었다.

따라서 본 고안의 목적은 간단한 몇개의 회로소자를 이용하여 프로그램어블한 64비트 쉬프트 레지스터를 제공하는데 있다.

이하, 첨부된 도면에 의거하여 본 고안의 목적을 달성할 수 있는 실시예를 상세히 기술하면 다음과 같다.

입력된 데이터를 래치시키는 래치부(A)와 래치된 데이터를 받아 카운터하는 4비트카운터(B)와 상기 4비트카운터(B)에서 출력된 데이터를 어드레스 번지로 하는 램(C)과 램(C)에서 출력된 데이터를 반전시키는 반전부(D)와 반전된 데이터를 입력으로 하여 쉬프트시키는 쉬프트부(E)로 구성되며, 상기 쉬프트 출력단자중 출력단자(Q₄~Q₁)의 출력을 램(C)의 데이터 입력단자(D₄~D₁)에 각각 연결한다. 한편, 4비트 카운터(B)와 쉬프트부(E) 각각 클럭단자(CK)에 클럭펄스를 인가하는 한편 램(C)의 가입단자( " t-1 " )에 클럭펄스가 인가되도록 한다. 그리고 상기 4비트 카운터(B)의 캐리가 인버터(I)를 거쳐 로드(Load)단자에 인가되도록 하여 구성한다.

상기와 같은 구성를 가진 본 고안의 회로동작을 설명한다.

래치부(A)에 임의의 데이터가 입력되면 래치부(A)의 출력단자(Q₄~Q₁)의 출력된 제 2 도의 Q₁, Q₂, Q₃, Q₄, Q₅와 같은 파형을 가지고 출력되어 4비트 카운터(B)의 입력단자(a,b,c,d)에 각각 인가된다. 이때 4비트 카운터(B)는 제 2 도의 CK와 같은 클럭펄스를 받아 카운트하여 램(C)의 어드레스 번지를 지정한다. 따라서 램(C)에 기억된 데이터중 4비트 카운터(B)의 출력에 의한 번지수에 알맞는 데이터를 출력하여 반전부(D)를 거쳐 쉬프트부(E)의 데이터 입력단자(D₂~D₅)에 연결된다.

따라서 쉬프트부(E)의 데이터 입력단자(D'₂~D'₅)에 입력된 데이터를 쉬프트시키며, 쉬프트 된 출력단자(Q₄~Q₁)의 출력을 램(C)의 데이터 입력단자(D'₄~D'₁)에 각각 인가되어 한비트씩 쉬프트 시킨다. 그러므로 4비트 카운터(B)의 출력값과 쉬프트부(E)의 출력에 의해서 입력된 데이터를 64비트 쉬프트 시킬 수 있다.

상술한 바와 같이 본 고안에 의하면 간단한 몇개의 소자를 이용하여 64비트 프로그램어블 할수 있는 쉬프트 레지스터를 제공하는 이점이 있다.

Claims (1)

1. 입력된 데이터를 래치시키는 래치부(A)와, 상기한 래치부(A)에 래치된 데이터를 카운터하는 4비트 카운터(B)와, 입력된 데이터를 저장하는 램(C)과, 상기 램(C)에서 출력된 데이터를 반전시켜 쉬프트부(E)의 데이터 입력단자(D'₄~D'₁)에 연결시키는 반전부(D)와, 반전부(D)를 통한 데이터를 입력으로 하여 쉬프트시킨 데이터중 출력단자(Q₄~Q₁)의 출력을 램(C)의 데이터 입력단자(D₄~D₁)에 연결시키는 쉬프트부(E)등을 포함하여 이루어지는 것을 특징으로 하는 프로그램어블한 64비트 쉬프트 레지스터.