KR940005450Y1

KR940005450Y1 - 디지탈 비교기

Info

Publication number: KR940005450Y1
Application number: KR92006301U
Authority: KR
Inventors: 조연형; 이형수
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1992-04-16
Filing date: 1992-04-16
Publication date: 1994-08-11
Also published as: KR930024495U

Abstract

내용 없음.

Description

디지탈 비교기

제1도는 종래 디지탈 비교기의 회로도.

제2도는 본 고안 디지탈 비교기의 회로도.

제3도는 제2도에 있어서, 입력데이타에 따른 비교 및 출력시점을 보인 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1신호비교부 2 : 제2신호비교부

3 : 제3신호비교부 10 : 신호비교부

11-14 : 신호비교단 20 : 비교신호출력부

NA₁-NA₁₄: 낸드게이트 OR₁-OR₃: 오아게이트

IN₁-IN₇, IN₁₁, IN₁₂: 인버터 NOR₁, NOR₁₁-NOR₁₈: 노아게이트

AN₁₁-AN₁₆: 앤드게이트 FF₁: 플립플롭

본 고안은 디지탈 신호 처리회로에 관한 것으로, 특히 디지탈 신호 처리시 시분할 방법을 이용하여 N비트의 두개의 디지탈값을 상호 비교하고 큼, 작음 및 같음의 신호를 출력하는 디지탈 비교기에 관한 것이다.

제1도는 종래 디지탈 비교기의 회로도로서 이에 도시한 바와같이, 디지탈데이타(A), (B)를 비교하여 데이타(A)가 데이타(B)보다 크면 고전위의 비교신호(Y_A)를 출력하는 제1비교부(1)와, 디지탈데이타(A), (B)를 비교하여 데이타(B)가 데이타(A)보다 크면 고전위의 비교신호(Y_B)를 출력하는 제2비교부(2)와, 디지탈데이타(A), (B)의 크기가 같아 상기 제1, 제2비교부(1), (2)의 출력(Y_A), (Y_B)이 저전위가 되면 고전위의 비교신호(Y_C)를 출력하는 노아게이트(NOR₁)인 제3비교부(3)로 구성된 것으로, 상기 제1비교부(1)는 일측에 비트데이타(Ao)가 접속된 낸드게이트(NA₁)의 타측에 비트데이타(Bo)를 인버터(IN₁)를 통해 접속하고 비트데이타(A₁)를 낸드게이트(NA₃)의 일측에 접속함과 아울러 인버터(IN₂)를 통해 낸드게이트(NA₂)의 일측에 접속하며, 비트데이타(B₁)를 상기 낸드게이트(NA₂)의 타측에 접속함과 아울러 인버터(IN₃)를 통해 상기 낸드게이트(NA₃)의 타측)에 접속하고, 상기 비트데이타(A₁, B₁)와 동일하게 비트데이타(A₂, B₂), (A₃, B₃)를 인버터(IN₄, IN₅), (IN₆, IN₇)와 낸드게이트(NA₄, NA₅), (NA₆, NA₇)에 접속하며 상기 낸드게이트(NA₃, NA₃), (NA₄, NA₅), (NA₆, NA₇)의 출력을 낸드게이트(NA₈), (NA₉), (NA₁₀)의 입력에 각기 접속하여 상기 낸드게이트(NA₁, NA₈-NA₁₀), (NA₃, NA₉, NA₁₀), (NA₅, NA₁₀)의 출력을 오아게이트(OR₁), (OR₂), (OR₃)의 입력에 각기 접속하고 입력에 상기 오아게이트(OR₁-OR₃)와 낸드게이트(NA₇)의 출력이 접속된 낸드게이트(NA₁₁)에서 비교신호(Y_A)가 출력되게 구성된다.

상기 제2비교부(2)는 제1비교부(1)와 동일하게 구성되고 디지탈 데이타(A), (B)가 바뀌어 입력되게 구성되어 비교신호(Y_B)가 출력된다.

이와같은 종래 회로의 동작과정을 설명하면 다음과 같다.

먼저, 제1, 제2비교부(1), (2)는 두개의 4비트 디지탈데이타(A), (B)를 인가받아 대소를 비교하여 이 비교에 따라 출력신호(Y_A), (Y_B), (Y_C)가 각 비교부(1), (2), (3)에서 출력된다.

이때, 제1비교부(1)를 논리식으로 표시하면 다음과 같다.

즉, 제1비교부(1)의 출력은 각 비트의 데이타를 비교하여 오아게이트에 입력시킨 것과 같으므로 데이타(A), (B)가 입력하면 최상위비트에서 최하위비트로 순차적으로 비교할때 임의의 비트에서 A>B인 경우 상기 제1비교부(1)는 고전위의 출력(Y_A)를 출력한다.

또한, 제2비교부(2)는 제1비교부(1)에 데이타(A), (B)를 바꾸어 입력시킨 것과 같으므로 논리식을 표시하면 다음과 같다.

이때, 데이타(A), (B)가 A<B일때 제2비교부(2)는 제1비교부(1)와 동일한 비교과정을 통해 고전위 출력(Y_B)를 출력한다.

따라서, 데이타(A), (B)가 A>B인 경우 제1비교부(1)의 출력(Y_A)은 고전위이고 제2비교부(2)의 출력(Y_B)은 저전위이며 A<B인 경우 제1비교부(1)의 출력(Y_A)은 저전위이고 제2비교부(2)의 출력(Y_B)은 고전위이다.

한편, 제3비교부(3)는 데이타(A), (B)의 비교에 따라 제1비교부(1) 또는 제2비교부(2)의 출력(Y_A), (Y_B)가 고전위일때는 출력(Y_C)은 저전이이고 데이타(A), (B)가 동일하여 상기 제1, 2비교부(1), (2)에서 모두 저전위 출력(Y_A), (Y_B)를 출력할때 노아게이트(NOR₁)에서 고전위의 출력(Y_C)이 출력된다.

상기와 같이 동작하는 종래회로를 예를들어 설명하면 다음과 같다.

디지탈데이타(A)가 (1010)이고 디지탈데이타(B)가 (0110)일때 제1비교부(1)의 비트데이타(Ao, Bo)에 (0, 0)값이 인가되어 낸드게이트(NA₁)는 일측에 저전위가 인가되므로 고전위의 출력을 생성하고 비트데이타(A₁, B₁)에 (1, 1)값이 인가되면 인버터(IN₂, IN₃)는 고전위의 출력을 생성하며 비트데이타(A₂, B₂)에 (0, 1)값이 인가되면 상기 비트데이타(A₂)가 인버터(IN₄)를 통해 일측에 고전위로 인가되고 타측에 고전위인 비트데이타(B₂)가 인가된 낸드게이트(NA₄)는 저전위의 출력을 생성하며 저전위인 비트데이타(A₂)가 일측에 인가된 낸드게이트(NA₅)는 고전위를 출력하고, 비트데이타(A₃, B₃)에 (1, 0)값이 인가되면 저전위가 인가된 낸드게이트(NA₆)는 고전위를 출력하며, 일측에 고전위인 비트데이타(A₃)이 인가되고, 타측에 인버터(IN₇)를 통해 고전위가 인가된 낸드게이트(NA₇)는 저전위가 출력된다.

이때, 고전위인 낸드게이트(NA₁), (NA₃), (NA₅)의 출력이 각기 인가된 오아게이트(OR₁), (OR₂), (OR₃)는 고전위가 출력되어 낸드게이트(NA₁₁)에 입력되어 인에이블상태이고, 비트데이타(A₃), (B₃)의 비교에 따른 낸드게이트(NA₇)의 저전위 출력이 인가된 상기 낸드게이트(NA₁₁)의 고전위의 비교신호(Y_A)를 출력하여 제1비교부(1)는 A>B임을 나타낸다.

또한, 제2비교부(2)는 제1비교부(1)와 동작은 같으나 데이타(A), (B)가 바뀌어 입력되므로 저전위인 비교신호(Y_B)를 출력하고 고전위의 비교신호(Y_A)와 저전위인 비교신호(Y_B)가 인가된 제3비교부(3)는 저전위인 비교신호(Y_C)를 출력한다.

한편, 디지탈데이타(A)가 디지탈데이타(B)와 같으면 제1비교부(1)의 낸드게이트(NA₁-NA₇)은 고전위를 출력하므로 오아게이트(OR₁-OR₃)는 고전위를 출력하고 입력에 모두 고전위가 인가된 낸드게이트(NA₁₁)는 저전위를 출력한다.

이때, 제2비교부(2)는 제1비교부(1)와 동일한 동작을 하므로 저전위를 출력하여 제3비교부(3)는 고전위인 비교신호(Y_C)를 출력한다.

그러나 이와같은 종래회로는 두 디지탈데이타의 대소 비교시에 각각 별도의 회로가 필요하여 소자수가 증가하고 디지탈데이타의 비트가 N비트로 증가하면 소자수 증가뿐아니라 N비트의 낸드게이트 회로 구성이 어려운 문제점이 있었다.

본 고안은 이러한 문제점을 감안하여 데이타의 각 비트 비교 출력을 순차적으로 접속하여 소자수를 줄이고 N비트의 데이타 비교시 1주기를 시분할하여 비교신호를 출력하는 디지탈 비교기를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 고안 디지탈 비교기의 회로도로서 이에 도시한 바와같이, 인가한 데이타(A), (B)를 순차적으로 비교하고 비교신호(Y)를 출력하는 신호비교부(10)와, 이 비교신호부(10)의 출력을 클럭(CLK)에 따라 연산하여 비교출력신호(Y_A), (Y_B), (Y_C)를 출력하는 비교신호출력부(20)로 구성한 것으로 상기 신호비교부(10)는 데이타가 일측에 공통접속된 낸드게이트(NA₁₁)와 노아게이트(NOR₁₁)의 타측에 데이타(Bo)를 공통접속하여 상기 낸드게이트(NA₁₁)의 출력을 일측이 비교신호출력부(2)에 접속된 앤드게이트(AN₁₁)의 타측에 접속하고 일측에 상기 앤드게이트(AN₁₁)의 출력이 접속된 노아게이트(NOR₁₂)의 타측에 상기 노아게이트(NOR₁₁)의 출력을 접속하여 그 노아게이트(NOR₁₂)의 출력을 다음 신호비교단(12)의 앤드게이트(AN₁₂)의 일측에 접속하여 구성한 신호비교단(11)과 낸드게이트(NA₁₂-NA₁₄), 앤드게이트(NA₁₂-NA₁₄) 및 노아게이트(NOR₁₃-NOR₁₈)로 상기 신호비교단(11)와 동일하게 각기 구성하여 순차적으로 접속한 신호비교단(12-14)을 포함하여 구성한다.

상기 비교신호출력부(20)는 신호비교부(10)의 출력(Y)을 앤드게이트(AN₁₅)의 일측과 클럭(CLK)이 인버터(IN₁₁)를 통해 클럭단자(CK)에 접속된 플립플롭(FF₁)의 입력(D)에 접속함과 아울러 상기 출력(Y)을 인버터(IN₁₆)를 통해 앤드게이트(AN₁₆)의 일측에 접속하여 상기 플립플롭(FF₁)의 비반전단자(Q)에서 비교신호(Y_A)가 출력하고 그 반전단자를 상기 앤드게이트(AN₁₅), (AN₁₆)의 타측에 공통접속하여 각기 비교신호(Y_C), (Y_B)가 출력하게 구성한다.

상기 신호비교단(11)에 비교신호출력부(20)에서 출력하는 신호는 인버터(IN₁₁)를 통해 반전된 클럭(CLK)이다.

이와같이 구성한 본 고안 디지탈 비교기의 작용 및 효과를 제3도 입력데이타에 따른 비교 및 출력시점을 보인 파형도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 클럭(CLK)이 비교신호출력부(20)에 인가됨에 따라 신호비교부(10)에는 비교된 4비트의 디지탈데이타(A), (B)가 입력한다.

이때, 클럭(CLK)이 고전위라면 인버터(IN₁₁)를 통해 클럭단자(CK)에 저전위가 인가된 플립플롭(FF₁)은 래치상태가 되고 저전위가 인가된 신호비교부(10)의 출력(Y)은 다음 논리식과 같이 표시된다.

즉, 제2도의 본 고안회로는 아래의 식(1-2)와 같이 표시되나 아래 식(1-2)의 특성상 상기 식(1-1)과 같이 표시할 수 있다.

따라서 신호비교부(10)의 출력(20)이 고전위이면 비교신호출력부(20)에 인가된 클럭(CLK)이 저전위가 되는 순간 클럭단자(CK)에 고전위가 인가된 플립플롭(FF₁)은 비반전단자(Q)로 고전위의 비교신호(Y_A)를 출력하여 비교데이타가 A>B인 상태를 나타내고, 이때, 상기 플립플롭(FF₁)의 비반전단자의 저전위가 일측에 인가된 앤드게이트(AN₁₅), (AN₁₆)는 저전위인 비교신호(Y_C), (Y_B)를 출력한다.

한편, 비교할 디지탈데이타(A), (B)가 A=B 또는 A<B일대 신호 비교부(10)의 출력(Y)은 저전위가 되고 비교신호출력부(20)는 클럭(CLK)이 저전위가 되는 순간 플립플롭(FF₁)의 비반전단자(Q)로 저전위가 출력되고 반전단자에서 고전위가 출력되어 앤드게이트(AN₁₅), (AN₁₆)는 인에이블상태가 된다.

이때, 비교신호출력부(20)에 인가된 클럭(CLK)이 저전위가 되면 디지탈데이타(A), (B)의 비교를 신호비교부(10)에서 다시 수행하고 이에따라 출력(Y)은 다음과 같이 표시된다.

따라서, 인버터(IN₁₁)를 통해 고전위가 인가되어 디지탈데이타(A), (B)의 비교를 다시 수행한 신호비교부(10)의 출력(Y)이 고전위(Y=1)이면 AB임을 나타내므로 비교신호출력부(20)의 앤드게이트(AN₁₅)는 고전위인 비교신호(Y_C)를 출력하여 A=B임을 나타내고, 이때, 앤드게이트(AND₁₆)는 인버터(IN₁₂)를 통해 일측에 저전위가 인가되므로 저전위인 비교신호(Y_B)를 출력한다.

한편, 디지탈데이타(A), (B)의 비교를 재수행한 신호비교부(10)의 출력(Y)이 저전위이면 A<B를 나타내므로 비교신호출력부(20)의 앤드게이트(AN₁₆)는 인버터(IN₁₂)를 통해 일측에 고전위가 인가되어 고전위인 비교신호(Y_B)를 출력하고 앤드게이트(AN₁₅)와 플립플롭(FF₁)은 저전위인 비교신호(Y_C)(Y_A)를 각기 출력한다.

즉, 이와같이 동작하는 본 고안 디지탈 비교기를 예를들어 설명하면 다음과 같다.

디지탈데이타(A)가 (1001)이고 디지탈데이타(B)가 (0, 1, 0, 0)라 할때 클럭(CLK)이 고전위이면 비교신호출력부(20)는 저전위인 클럭(CLK)을 신호비교부(10)의 신호비교단(11)에 출력한다.

이때, 디지탈데이타(A), (B)를 인가받은 신호비교부(10)는 디지탈데이타(A), (B)의 초상위비트부터 순차적으로 비교하므로 비트데이타(A₃, B₃)이 (1, 0)이므로 신호비교단(14)의 낸드게이트(NA₁₄)와 노아게이트(NOR₁₇)에는 (1, 1)값이 입력한다.

따라서, 고전위가 양입력에 고전위로 인가된 낸드게이트(NA₁₄)와 노아게이트(NOR₁₇)는 저전위를 출력하고 상기 낸드게이트(NA₁₄)의 저전위가 인가된 앤드게이트(AN₁₄)는 저전위를 출력하여 노아게이트(NOR₁₈)는 고전위를 출력하여 신호비교부(10)는 고전위인 출력(Y)를 생성하여 비교신호출력부(20)에 출력한다.

이에따라, 비교신호출력부(20)의 플립플롭(FF₁)의 입력(D)과 앤드게이트(AN₁₅)의 일측에 고전위가 인가되고, 인버터(IN₁₂)를 통해 저전위가 인가된 앤드게이트(AN₁₆)는 저전위인 비교신호(Y_B)를 출력한다.

이때, 클럭(CLK)이 저전위가 되면 인버터(IN₁₄)를 통해 고전위가 클럭단자(CK)에 인가된 플립플롭(FF₁)은 고전위를 비반전단자(Q)로 출력하므로 비교신호(Y_A)가 고전위가 되어 A>B임을 나타내고 반전단자로 저전위가 출력하여 일측에 인가된 앤드게이트(AN₁₅)는 저전위인 비교신호(Y_C)를 출력한다.

또한, 디지탈데이타(A), (B)의 최상위비트가 같고 다음 비트에서 비트데이타(A₂, B₂)가 (1, 0)일때 신호비교단(13)에는 (0, 0)가 입력되어 낸드게이트(NA₁₃)와 노아게이트(NOR₁₅)는 고전위를 출력하고 고전위가 인가된 노아게이트(NOR₁₆)가 저전위를 출력하여 상기 비교단(13)의 출력은 저전위가 된다.

이때, 신호비교단(14)에는 비트데이타가 (0, 1)로 인가되어 낸드게이트(NA₁₄)는 고전위를 출력하고 노아게이트(NOR₁₇)는 저전위를 출력하여 앤드게이트(AN₁₄)는 인에이블상태에 있으므로 신호비교단(13)의 저전위가 인에이블상태의 상기 앤드게이트(AN₁₄)의 타측에 인가되면 저전위를 출력하고 입력에 모두 저전위가 인가된 노아게이트(NIR₁₈)는 고전위를 출력하여 신호비교부(10)는 고전위인 출력(Y)가 생성된다.

한편, 디지탈데이타(A), (B)가 (0, 0, 0, 0)로 모두 같아 각 신호비교단(11-14)이 저전위를 출력하여 순차적인 논리조합에 따라 신호비교부(10)의 출력(Y)이 저전이가 되고 클럭(CLK)이 저전위가 되면 비교신호부(20)의 인버터(IN₁₁)를 통해 고전위가 될때 플립플롭(FF₁)이 비반전단자(Q)로 저전위가 출력한다.

이때, 비교신호출력부(20)의 인버터(IN₁₁)를 통해 고전위가 인가된 신호비교부(10)는 디지탈데이타(A), (B)의 재비교를 수행하는데 신호비교단(11-14)의 노아게이트(NOR₁₁), (NOR₁₃), (NOR₁₅), (NOR₁₇)에서 저전위를 출력하고 낸드게이트(NA₁₁-NA₁₄)는 고전위를 출력하므로 신호입력단(11)은 앤드게이트(AN₁₁)의 입력에 모두 고전위가 인가되어 저전위를 다음단인 신호입력단(12)에 출력한다.

따라서, 순차적으로 신호입력단(12)의 고전위가 신호입력단(13)에 출력되고 상기 신호입력단(13)의 저전위가 신호입력단(14)에 출력되어 신호비교부(10)는 고전위를 출력하고 이에따라, 비교신호출력부(20)의 앤드게이트(AN₁₅)가 고전위를 출력하며 앤드게이트(AN₁₆)는 저전위를 출력하여 디지탈데이타(A), (B)의 크기가 같음을 표시한다.

또한, 디지탈데이타(A), (B)가 B>A인 경우 신호비교부(10)의 출력(Y)이 저전위이므로 A=B인 경우와 동일하게 재비교를 수행하여 상기 신호비교부(10)의 출력(Y)이 저전위이면 비교신호출력부(20)의 앤드게이트(AN₁₆)가 고전위를 출력한다.

이상에서 상세히 설명한 바와같이 본 고안 디지탈 비교기는 클럭의 1주기를 시분할하여 디지탈 데이타를 비교함으로써 하드웨어구성시 소자의 수가 감소하고 비교데이타가 N비트로 증가하여도 신호비교단을 N비트 접속시켜 구성하여 비교데이타의 비트수만큼의 입력을 가지는 소자를 사용하지 않으므로 회로의 설계가 용이해지는 효과가 있다.

Claims

클럭(CLK)이 반전된 신호와 디지탈데이타(A), (B)를 인가받아 비교에 따른 신호(Y)를 출력하는 신호비교부(10)와, 이 신호비교부(10)의 출력(Y)이 고전위이면 비교신호(Y_A)를 출력으로 하고 저전위이면 상기 신호비교부(10)의 재비교출력(Y)을 인가받아 최종상태의 비교신호(Y_A)(Y_B)(Y_C)를 출력하는 비교신호출력부(20)로 구성한 것을 특징으로 하는 디지탈 비교기.
제1항에 있어서, 신호비교부(10)는 일측에 비트데이타가 공통접속된 낸드게이트(NA₁₁)와 노아게이트(NOR₁₁)의 타측에 비트데이타(Bo)을 공통접속하고 일측에 반전클럭이 접속된 앤드게이트(AN₁₁)의 타측에 상기 낸드게이트(N₁₁)의 출력을 접속하고 입력양단에 상기 앤드게이트(AN₁₁) 및 노아게이트(NOR₁₁)의 출력을 각기 접속한 노아게이트(NOR₁₂)에서 출력을 생성하는 신호비교단(11)과, 낸드게이트(NA₁₂), (NA₁₃), (NA₁₄), 앤드게이트(AN₁₂), (AN₁₃), (AN₁₄) 및 노아게이트(NOR₁₃, NOR₁₄), (NOR₁₅, NOR₁₆), (NOR₁₇, NOR₁₈)로 상기 신호입력단(11)과 동일하게 구성하고 상기 노아게이트(NOR₁₂), (NOR₁₄), (NOR₁₆)의 출력이 상기 앤드게이트(AN₁₂), (AN), (AN₁₄)의 일측에 각기 접속된 신호비교단(12), (13), (14)을 포함하여 구성한 것을 특징으로 하는 디지탈 비교기.
제1항에 있어서, 비교신호출력부(20)는 클럭(CLK)을 인버터(IN₁₁)를 통해 신호비교부(10)에 접속함과 아울러 반전단자가 앤드게이트(AN₁₅), (AN₁₆)의 일측에 공통접속된 플립플롭(FF₁)의 클럭단자(CK)에 접속하고, 상기 신호비교부(10)의 출력(Y)을 상기 플립플롭(FF₁)의 입력(D) 및 앤드게이트(AN₁₅)의 타측에 접속함과 아울러 인버터(IN₁₂)를 통해 상기 앤드게이트(AN₁₆)의 타측에 접속하여 상기 플립플롭(FF₁)의 비반전단자(Q)와 앤드게이트(AN₁₅), (AN₁₆)의 출력에서 비교신호(Y_A), Y_C), (Y_B)가 각기 출력하게 구성한 것을 특징으로 하는 디지탈 비교기.