KR920005105A - 데이타 압축 회로 - Google Patents

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KR920005105A
KR920005105A KR1019900013298A KR900013298A KR920005105A KR 920005105 A KR920005105 A KR 920005105A KR 1019900013298 A KR1019900013298 A KR 1019900013298A KR 900013298 A KR900013298 A KR 900013298A KR 920005105 A KR920005105 A KR 920005105A
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Abstract

내용 없음.

Description

데이타 압축 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 일실시 회로도.
제2도는 이 발명 일실시 회로의 각부 파형도.
제3도는 16비트 데이터를 12비트 데이터로 압축시키는 압축 테이블.
제4도는 제3도의 또 다른 표현도.
* 도면의 주요부분에 대한 부호의 설명
1 : 아날로그 디지털 변환기 2 : SiPo 쉬프트 레지스터
3,8,12,17,20 : D-플립플롭 4 : 절대치 변환부
5 : 크기 비교부 6 : PiPo 쉬프트 레지스터
7 : 익스크루시브 오아게이트 9 : 앤드게이트
10 : 오아게이트 11,14 : 낸드 게이트
13 : 노아게이트 15 : 3비트 카운터
16,18 : 멀티 플랙서 19 : PiSo 쉬프트 레지스터
21,22 : 인버터 23 : 시스템 콘트롤 및 타이밍 생성부
24 : 쉬프트 클럭 생성부 25 : 상위 3비트 클럭 발생부

Claims (1)

  1. 아날로그 입력 신호를 16비트의 직렬 데이터로 변환시키는 아날로그 디지털 변환기(1)와, 상기 16비트 직렬데이타를 시스템 콘트롤 및 타이밍 생성부(23)의 FS 32 클럭 주파수로 직렬 저장하고 병렬 데이터로 출력시키는 SiPo 쉬프트 레지스터(2)와, 상기 16비트 병렬 데이터 출력을 시스템 콘트롤 및 타이밍 생성부(23)의 LD신호로 동시에 로드시키는 PiPo 쉬프트 레지스터(6)와, 상기 SiPo 쉬프트 레지스터(2)의 MSB를 포함한 상위쪽 8비트 출력을 시스템 콘트롤 및 타이밍 생성부(23)의 LD신호로 래치시키는 D-플립플롭(3)과, 상기 D-플립플롭(3)의 출력 및 MSB 해당 출력을 익스크루시브 오아 연산시켜 절대치로 변환시키는 절대치 변환부(4)와, 상기 절대치 출력을 기준값과 비교한 출력을 내는 크기 비교부(5)와, 상기 D-플립플롭(3)의 MSB 해당 출력과 SiPo 쉬프트 레지스터(2)의 최종 상위 출력을 연산하여 샘플 데이터의 MSB와 다른 상태를 출력시키는 익스크루시브 오아게이트(7)와, 상기 잌스크루시부 오아게이트(7)의 출력과 시스템 콘트롤 및 타이밍 생성부(23)의 출력신호(RET,SFT1,CLK1)를 받아 PiPo 쉬프트 레지스터(6)의 클럭을 제공하는 쉬프트 클럭 생성부(24)와, 시스템 콘트롤 및 타이밍 생성부(23)의 CLR신호와 클럭신호(CLK1)로 동작되는 3비트 카운터(15)와, 상기 3비트 카운터(15)의 업, 다운 카운트 출력을 D-플립플롭(3)의 MSB 해당 출력으로 선택하는 멀티플렉서(16)와, 시스템 콘트롤 및 타이밍 생성부(23)의 출력신호 (B3B,B10,B13,B11)와 익스크루시브 오아게이트(7)의 출력을 받아 상위 3비트 래치 클럭을 만드는 상위 3비트 클럭 발생부(25)와, 상기 멀티플렉서(16)에서 선택된 출력을 상기 상위 3비트 클럭발생부(25)의 클럭으로 래치하고 시스템 콘트롤 및 타이밍 생성부(23)의 RST신호로 리셋트 되는 D-플립플롭(17)과, 상기 D-플립플롭(17)의 출력과 D-플립플롭(3)의 하위출력 3개 입력을 크기 비교부(5)의 크기 비교출력으로 선택하는 멀티플렉서(18)와, 상기 멀티플렉서(18)의 3개 출력과 D-플립플롭(3)의 MSB 해당 출력 및 PiPo 쉬프트 레지스터(6)의 8개 출력을 시스템 콘트롤 및 타이밍 생성부(23)의 PL신호로 동시에 로드하고 클럭신호(CLK1)로 쉬프트 하는 PiPo 쉬프트 레지스터(19)와, 상기 PiPo 쉬프트 레지스터(19)의 출력을 시스템 콘트롤 및 타이밍 생성부(23)에서 발생되는 FS 32 클럭 주파수의 폴링 엣지에 동기시켜 12비트 압축 데이터로 출력시키는 D-플립플롭(20)으로 구성된 데이터 압축회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900013298A 1990-08-24 1990-08-24 데이타 압축 회로 KR920009642B1 (ko)

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DE4127592A DE4127592C2 (de) 1990-08-24 1991-08-22 Datenkompressionsschaltung für ein Digital-Tonbandgerät (DAT)
US07/749,439 US5197101A (en) 1990-08-24 1991-08-23 Data compression circuit of a digital audio tape recorder
JP3213987A JPH0795694B2 (ja) 1990-08-24 1991-08-26 データ圧縮回路

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US5197101A (en) 1993-03-23
JPH0795694B2 (ja) 1995-10-11
DE4127592C2 (de) 1995-07-06
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