JPH05344003A - データ圧縮回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＤＡＴにおいて１６ビットの量子化ビット数
を１２ビットに圧縮変換させて、ＬＰモード時に標準モ
ードに比べて２倍の長時間記録を可能とし、且つデータ
の特徴をよく保存する。 【構成】 １２ビットの最上位ビットには、符合を表す
ビットがそのまま送られる。続く３ビットには、絶対値
変換部４により変換された各データの絶対値と基準値と
の大小の比較結果に基づいて、サンプルデータが最上位
ビットと異なる状態を出力する排他的ＯＲゲート７と上
位３ビットのクロック発生部２５とにより検知される各
データの最上位ビットから初めてその状態が変化するビ
ットまでのビット数に対応する３ビットカウンタ１５の
出力と、１６ビットの上位８ビットの内の下位３ビット
とが、マルチプレクサ１８で選択されることによって固
有の値が与えられる。続く８ビットは、初めてその状態
が変化するビットが８ビットの頭に来るようにされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ圧縮回路に関し、
特にデジタルオーディオテープレコーダ（以下、ＤＡＴ
という）のモードの中で４チャンネルモードおよびＬＰ
(Long play)モードに対応するデータ圧縮回路に関する
ものである。

【０００２】

【従来の技術】一般に、ＤＡＴの記録／再生モードは６
種類が準備されており、この中でサンプル周波数(Sampl
ing Frequency ：以下、ＦＳともいう）が３２ＫHzであ
るＬＰモードおよび４チャンネルモードがあり、この中
でＬＰモードではオプションとして、サンプル周波数
（ＦＳ）が３２ＫHzで量子化ビット数を１２ビットに圧
縮することによって、サンプル周波数（ＦＳ）が４８Ｋ
Hzで量子化ビット数が１６ビットである標準モードの２
時間の記録を、最大４時間の記録に延長することができ
る。

【０００３】即ち、サンプル周波数（ＦＳ）４８ＫHzで
量子化ビットが１６ビットの標準モードに対応する情報
量と、標準化周波数（ＦＳ）３２ＫHzで量子化ビットか
１２ビットのＬＰモードに対応する情報量とを比較して
見ると、標準モードの１チャンネル当りの情報量は４８
ＫHz×１６ビット＝７６８Ｋビット／秒になり、ＬＰモ
ードの１チャンネルの当りの情報量は３２ＫHz×１２ビ
ット＝３８４Ｋビット／秒になるので、ＬＰモードは標
準モードに比べて２倍の長時間記録が可能である。

【０００４】

【発明が解決しようとしている課題】そこで、上記のよ
うなＬＰモードを実施するために、効率の良い、すなわ
ちサンプルデータの特徴をよく保存してしかも高速に４
８ＭHz１６ビットから３２ＭHz１２ビットへの圧縮を可
能とするデータ圧縮回路が求められている。したがっ
て、本発明は、前記のようなＬＰモードを達成させるた
めに、１６ビットの量子化ビット数を１２ビットに圧縮
変換させて、ＬＰモード時に標準モードに比べて２倍の
長時間記録を可能とし、且つ圧縮率が高いがデータの特
徴をよく保存する高速なデータ圧縮回路を提供する。

【０００５】

【課題を解決するための手段】この課題を解決するため
に、本発明のデータ圧縮回路は、アナログ入力信号を１
６ビットの直列データに変換するアナログデジタル変換
器（１）と、前記１６ビットの直列データを、システム
コントロールおよびタイミング生成部（２３）からのサ
ンプル周波数の３２倍のクロック（ＦＳ３２）により直
列に貯蔵し、並列データで出力する直並変換シフトレジ
スタ（２）と、前記１６ビットの並列データの出力を、
システムコントロールおよびタイミング生成部（２３）
からの第１のロード信号により、同時にロードする並入
出力シフトレジスタ（６）と、前記直並変換シフトレジ
スタ（２）の最上位ビットを包含する上位８ビットの出
力を、システムコントロールおよびタイミング生成部
（２３）からの第１ロード信号により、ラッチするＤ−
フリップフロップ（３）と、前記Ｄ−フリップフロップ
（３）の出力と最上位ビットに該当する出力とを排他的
ＯＲ演算して絶対値に変換する絶対値変換部（４）と、
前記絶対値の出力を基準値と比較して、比較結果に基づ
く出力を出す大きさ比較部（５）と、前記Ｄ−フリップ
フロップ（３）の最上位ビットに該当する出力と直並変
換シフトレジスタ（２）の最新の最上位の出力とを演算
して、サンプルデータが最上位ビットと異なる状態を出
力する排他的ＯＲゲート（７）と、前記排他的ＯＲゲー
ト（７）の出力とシステムコントロールおよびタイミン
グ生成部（２３）からの出力信号（ＲＥＴ，ＳＦＴ₁ ，
ＣＬＫ₁ ）を受けて、並入出力シフトレジスタ（６）の
クロックを提供するシフトクロック生成部（２４）と、
システムコントロールおよびタイミング生成部（２３）
からのクリア信号とクロック信号（ＣＬＫ₁ ）とにより
動作する３ビットカウンタ（１５）と、前記３ビットカ
ウンタ（１５）のアップカウント出力とダウンカウント
出力とを、Ｄ−フリップフロップ（３）の最上位ビット
の該当する出力により選択するマルチプレクサ（１６）
と、システムコントロールおよびタイミング生成部（２
３）からの出力信号（Ｂ_3B，Ｂ₁₀，Ｂ₁₃，Ｂ₁₁）と排他
的ＯＲゲート（７）の出力とを受けて、最上位ビットに
続く上位３ビットのラッチクロックを作る上位３ビット
のクロック発生部（２５）と、前記マルチプレクサ（１
６）で選択された出力を前記上位３ビットのクロック発
生部（２５）からのクロックでラッチし、システムコン
トロールおよびタイミング生成部（２３）からのリセッ
ト信号によりリセットされるＤ−フリップフロップ（１
７）と、前記Ｄ−フリップフロップ（１７）の出力とＤ
−フリップフロップ（３）の下位３ビットの出力とを、
大きさ比較部（５）の大きさ比較出力により選択するマ
ルチプレクサ（１８）と、前記マルチプレクサ（１８）
の３ビットの出力とＤ−フリップフロップ（３）の最上
位ビットに該当する出力と並入出力シフトレジスタ
（６）の８ビットの出力とを、システムコントロールお
よびタイミング生成部（２３）からの第２のロード信号
により同時にロードし、クロック信号（ＣＬＫ₁ ）によ
りシフトする並直変換シフトレジスタ（１９）と、前記
並直変換シフトレジスタ（１９）の出力を受けて、シス
テムコントロールおよびタイミング生成部（２３）から
の前記サンプル周波数の３２倍のクロックのトレイリン
グエッジに同期して、１２ビットの圧縮データを出力す
るＤ−フリップフロップ（２０）とを備える。

【０００６】

【実施例】以下、データ圧縮に対する本発明の一実施例
を添付図面を参照して詳細に説明する。図１は本実施例
の１６ビットのデータを１２ビットのデータに圧縮する
データ圧縮回路の構成を示す図である。

【０００７】本データ圧縮回路は、アナログ入力信号を
１６ビットの直列データに変換させるアナログデジタル
変換器（１）と、前記アナログデジタル変換器（１）の
１６ビットの出力をシステムコントロールおよびタイミ
ング生成部（２３）からのクロックＦＳ３２で直列に貯
蔵し、並列データで出力する直並変換（以下ＳＩＰＯと
もいう）シフトレジスタ（２）と、前記ＳＩＰＯシフト
レジスタ（２）の並列出力１６ビットをシステムコント
ロールおよびタイミング生成部（２３）からのＬＤ信号
により同時にロードする並入出力（以下ＰＩＰＯともい
う）シフトレジスタ（６）と、前記ＳＩＰＯシフトレジ
スタ（２）の出力の中で最上位ビット（以下ＭＳＢ）を
包含した上位の方の８ビットをシステムコントロールお
よびタイミング生成部（２３）からのＬＤ信号によりラ
ッチするＤ−フリップフロップ（３）と、前記Ｄ−フリ
ップフロップ（３）の出力値とＭＳＢ値とを排他的ＯＲ
演算させて絶対値に変換する絶対値変換部（４）と、前
記絶対値変換部（４）の出力値と基準値との大きさを比
較してその出力を出す大きさ比較部（５）と、前記Ｄ−
フリップフロップ（３）のＭＳＢに該当する出力と前記
ＳＩＰＯシフトレジスタ（２）の最新の最上位出力を排
他的ＯＲ演算してサンプルデータがＭＳＢと異なる状態
を出力する排他的ＯＲゲート（７）と、前記排他的ＯＲ
ゲート（７）の出力とシステムコントロールおよびタイ
ミング生成部（２３）からのＲＥＴ，ＳＦＴ₁ 信号と反
転されたクロック信号（ＣＬＫ₁ ）を受けてＰＩＰＯシ
フトレジスタ（６）のクロックを提供するシフトクロッ
ク生成部（２４）と、システムコントロールおよびタイ
ミング生成部（２３）からのＣＬＲ信号とクロック（Ｃ
ＬＫ₁ ）信号により動作する３ビットのカウンタ（１
５）と、前記３ビットのカウンタ（１５）のアップ及び
ダウン出力の入力を受けて前記Ｄ−フリップフロップ
（３）のＭＳＢに該当する出力によって選択するマルチ
プレクサ（１６）と、システムコントロールおよびタイ
ミング生成部（２３）からのＢ_3B，Ｂ₁₀，Ｂ₁₃，Ｂ₁₁信
号と排他的ＯＲゲート（７）の出力を受けて上位３ビッ
トのラッチクロックを作る上位３ビットのクロック発生
部（２５）と、前記マルチプレクサ（１６）で選択され
た出力を前記上位３ビットのクロック発生部（２５）の
クロックでラッチし、システムコントロールおよびタイ
ミング生成部（２３）からのＲＳＴ信号によりリセット
されるＤ−フリップフロップ（１７）と、前記Ｄ−フリ
ップフロップ（１７）の出力と前記Ｄ−フリップフロッ
プ（３）の下位３ビットの出力を受けて前記大きさ比較
部（５）の大きさ比較出力により選択するマルチプレク
サ（１８）と、前記マルチプレクサ（１８）の３ビット
の出力と前記Ｄ−フリップフロップ（３）のＭＳＢ出力
および前記ＰＩＰＯ力シフトレジスタ（６）の８ビット
の出力をシステムコントロールおよびタイミング生成部
（２３）からのＰＬ信号により同時にロードし、クロッ
ク信号（ＣＬＫ₁ ）によりシフトする並直変換（以下Ｐ
ＩＳＯともいう）シフトレジスタ（１９）と、前記ＰＩ
ＳＯシフトレジスタ（１９）の出力をシステムコントロ
ールおよびタイミング生成部（２３）からのクロックＦ
Ｓ３２のトレイリングエッジに同期して１２ビットの圧
縮データとして出力するＤ−フリップフロップ（２０）
とから構成される。

【０００８】ここで、シフトクロック生成部（２４）
は、Ｄ−フリップフロップ（８）とＡＮＤゲート（９）
およびＯＲゲート（１０）で構成され、上位３ビットの
クロック発生部（２５）は、ＮＡＮＤゲート（１１，１
４）とＤ−フリップフロップ（１２）およびＮＯＲゲー
ト（１３）とから構成される。このような構成の本実施
例のデータ圧縮回路では、ＤＡＴにおいて標準モードの
１６ビットの線形量子化データをＬＰモードまたは４チ
ャンネルモードにおける１２ビットのデータに圧縮させ
る非線形の量子化方式を採択している。ここで、非線形
の量子化とは、量子化したい信号のレベル（大きさ）が
大きい場合には量子化ステップを大きくし、信号レベル
が小さい場合に対しては量子化ステップを小さくして細
密に量子化する方式をいう。このような非線形の量子化
の方式を利用すると、量子化ステップを大幅に減少させ
ることができ、データ量の減少にもかかわらず、圧縮前
の効率と同様な効果を得ることができる。

【０００９】本ＤＡＴで採用している１６ビットのデー
タを１２ビットに圧縮する非線形の量子化の規則は図３
および図４に示されている。ここで、小さい信号に対し
ては１６ビットの線形の量子化の方式と同一な１２ビッ
トが対応する一方、大きな信号に対しては最大１６ビッ
ト分のデータが変換されて量子化のステップの数は大幅
に減少される。このような非線形の量子化により、高い
圧縮率で１６ビットの線形の量子化の方式と同じ効率
（性能）を実現することができる。

【００１０】まず、図３および図４のテーブル構成図に
ついて説明する。図３で１６ビットのデータに対するコ
ード表現は１６進法によっており、グランドレベル（無
信号）は“００００”で表現される。グランドレベルの
上方（＋）の値の最大値は“７ＦＦＦ”になり、グラン
ドレベルの下方（−）の値の最大値は“８０００”にな
る。ここで、アナログデジタル変換されたコードの符号
の表示はＭＳＢで示されており、ＭＳＢが“０”である
とき（＋）、ＭＳＢが“１”であるとき（−）を意味す
る。そして、非線形の量子化ステップは、グランドレベ
ルから（＋）または（−）の方に遠くなる、即ち信号レ
ベルが大きい程、線形の量子化に対応する１２ビットの
量子化ステップが次第に減少されている。

【００１１】１６ビットの線形データのグルーピング(G
rouping)の関係は次のようである。まず、ＭＳＢ＝０、
即ち（＋）側のグループ１〜グループ７に対して観察し
て見る。第１グループ（７ＦＦＦ〜４０００）は、ＭＳ
Ｂのすぐ次のウエイトでＭＳＢと異なる状態が発生する
（即ち、ＭＳＢ＝０であり、（ＭＳＢ−１）番目のビッ
トで“１”が発生する場合）コードの集まりである。第
２グループ（３ＦＦＦ〜２０００）は、（ＭＳＢ−２）
番目のビットでＭＳＢと異なる状態が発生するコードの
集まりである。第３グループ（１ＦＦＦ〜１０００）
は、（ＭＳＢ−３）番目のビットでＭＳＢと異なる状態
が発生するコードの集りであり、同様に第６グループ
（０３ＦＦ〜０２００）は、（ＭＳＢ−６）番目のビッ
トでＭＳＢと異なる状態が発生するコードの集まりであ
る。そして、第７グループ（０１ＦＦ〜００００）は、
１２ビットに非線形の量子化がされた場合にも１６ビッ
トの線形データの値と変らないコードの集合であり、Ｍ
ＳＢと異なる状態が発生するウエイトが（ＭＳＢ−７）
番目から下方に発生する場合である。

【００１２】一方、ＭＳＢ＝１、即ち（−）側のグルー
プ１′〜グループ７′の場合に対しては、前記のＭＳＢ
＝０の場合と逆に思えるとよい。このとき、図３のテー
ブルで留意することは、１６ビットの線形データの符号
の表示ビットであるＭＳＢは、変換後にも１２ビットと
してそのまま有効であり、このようなテーブルの変換を
満足させる１６ビットのデータの１２ビットへの圧縮変
換回路が図１の回路構成である。

【００１３】以下、図１の回路図および図２の波形図を
参照して本実施例のデータ圧縮回路の動作を詳細に説明
する。アナログ入力オーディオ信号は、サンプル周波数
（以下、ＦＳという）によりアナログデジタル変換器
（１）で線形量子化される。アナログデジタル変換器
（１）の１６ビットのデジタル出力（ＡＤＯＴ）は、Ｍ
ＳＢからシステムコントロールおよびタイミング生成部
（２３）から印加されるサンプル周波数（ＦＳ）の３２
倍のクロック信号であるＦＳ３２周波数の信号に従っ
て、ＳＩＰＯシフトレジスタ（２）に直列に貯蔵され
る。このときの、アナログデジタル変換器（１）の出力
データ（ＡＤＯＴ）とサンプル周波数クロック（ＦＳ）
および前記サンプル周波数（ＦＳ）の３２倍のクロック
であるＦＳ３２が、図２の波形図に図示されている。

【００１４】そして、前記ＳＩＰＯシフトレジスタ
（２）の１６個の出力（Ｑ₀ 〜Ｑ₁₅）は１サンプルデー
タの貯蔵が終了する時点で、システムコントロールおよ
びタイミング生成部（２３）から発生されるＬＤ信号の
ハイレベル区間で、ＰＩＰＯシフトレジスタ（６）に同
時にロードされ、またＳＩＰＯシフトレジスタ（２）の
ＭＳＢを包含した上位の８ビットの出力（Ｑ₈ 〜Ｑ₁₅）
は、ＬＤ信号によってＤ−フリップフロップ（３）にラ
ッチされる。このとき、Ｄ−フリップフロップ（３）の
出力（Ｑ₇ ）には、現在処理されるサンプルのＭＳＢが
そのまま出力される。

【００１５】このようなＤ−フリップフロップ（３）か
らＬＤ信号のトレイリングエッジで出力される上位の７
ビットの出力（Ｑ₀ 〜Ｑ₆ ）は、ＭＳＢに該当する出力
（Ｑ ₇ ）と共に絶対値変換部（４）に印加されることに
よって、各々排他的ＯＲ演算されて正（＋）の値に絶対
値変換させる。絶対値に変換するのは、ＭＳＢが“１”
である場合、即ち（−）信号に対しても（＋）信号と同
様に処理することができるようにするためである。

【００１６】そして、前記絶対値変換部（４）の出力
は、大きさ比較部（５）に印加されて基準値と比較さ
れ、大きさ比較出力（Ｄ₁ ）を発生する。これは、図３
の非シフト領域であるグループ（７），（７′）の処理
のためのものである。大きさ比較部（５）の基準値に
は、第７グループの最大値“０１ＦＦ”、即ち“0000 0
0011111 1111 ”の上位８ビットの“0000 0001 ”が設
定される。

【００１７】大きさ比較部（５）は、絶対値変換部
（４）の出力と前記の基準値とを比較して、基準値より
絶対値変換部（４）の出力が大きい場合には大きさ比較
出力（Ｄ ₁ ）にハイレベルを出力し、そうでない場合に
はロウレベルを出力する。このとき、図２に図示されて
いるように、大きさ比較出力（Ｄ₁ ）がハイレベルにな
る場合には、１２ビットの変換データのＭＳＢに続く上
位３ビットのデータとして以後に説明される３ビットを
選択し、そうでない場合、即ち大きさ比較出力（Ｄ ₁ ）
がロウレベルになる場合は、Ｄ−フリップフロップ
（３）の出力（Ｑ₂ ，Ｑ ₁ ，Ｑ₀ ）を１２ビットの圧縮
データのＭＳＢに続く上位の３ビットのデータとして選
択し、グループ７と其他のグループとの処理を分担して
遂行する。

【００１８】以下、グループ１〜７及びグループ１′〜
７′に対するデータの圧縮処理過程を観察して見るため
に、１６ビットのデータの表現をｄ₁₅〜ｄ₀ （ｄ₁₅＝Ｍ
ＳＢ）とし、１２ビットの圧縮データをｔ₁₁〜ｔ₀ （ｔ
₁₁＝ＭＳＢ）とする。ここで、１２ビットの圧縮データ
ｔ₁₁〜ｔ₀ の中のＭＳＢに続く上位の３ビット（ｔ₁₀，
ｔ₉ ，ｔ₈ ）は各々のグループの特性によって異なるデ
ータが作られ、その以下のビット（ｔ₇ 〜ｔ₀ ）は１６
ビットのデータからのシフト数によって定められる。

【００１９】例えば、図４で６ビットのシフトとなって
いるグループ１（０１ｗｘｙｚａｂｃｄｅｆｇｈｉｊ）
の場合、新たに生成される１２ビットの圧縮データ中の
ＭＳＢに続く上位の３ビット（ｔ₁₀，ｔ₉ ，ｔ₈ ）は各
々１，１，１になり、その以下の下位の８ビット（ｔ₇
〜ｔ₀ ）は右に６回シフトされた結果である（ｗｘｙｚ
ａｂｃｄ）で満たされる。また、１ビットのシフトとな
っているグループ６では、ＭＳＢに続く上位の３ビット
（ｔ₁₀，ｔ₉ ，ｔ₈ ）が０１０であり、残余の下位の８
ビット（ｔ₇ 〜ｔ₀ ）は右へ１回シフトされた結果であ
る（ｗｘｙｚａｂｃｄ）で満たされ、グループ７に対し
てはシフトが行なわれないので、元の１６ビットのデー
タの下位の８ビットをそのまま１２ビットの圧縮データ
に対応させる。

【００２０】このような圧縮処理を遂行する過程を図１
に従って順に観察して見る。まず、ＭＳＢとのビット状
態の比較のために、Ｄ−フリップフロップ（３）のＭＳ
Ｂの該当する出力（Ｑ₇ ）とＳＩＰＯシフトレジスタ
（２）のＭＳＢの出力（Ｑ₁₅）とを排他的ＯＲゲート７
で排他的ＯＲ演算すると、該当するサンプルコード内で
ＭＳＢと異なる状態が発生するウエイトが検出（Ｂ₅ ）
される。このときの排他的ＯＲゲート（７）の検出出力
（Ｂ₅ ）は図２に示されている。

【００２１】このような排他的ＯＲゲート（７）で発生
される検出出力（Ｂ₅ ）の最初のリーディンググエッジ
（即ち、ＭＳＢ状態と異なる状態が最初に発生するウエ
イト）で、Ｄ−フリップフロップ（８）は出力端子
（Ｑ）にハイレベルを出力させてＡＮＤゲート（９）に
印加するので、ＡＮＤゲート（９）は前記Ｄ−フリップ
フロップ（８）がリセットされる前まで、システムコン
トロールおよびタイミング発生部（２３）から出力され
てインバータ（２２）で反転されたクロック信号（／Ｃ
ＬＫ₁ ）を通過させる。

【００２２】もし、サンプリングコードのＭＳＢと状態
が異なる状態が（ＭＳＢ−１）番目のビットで発生する
と、インバータ（２２）で反転されたクロック信号（／
ＣＬＫ₁ ）がＡＮＤゲート（９）を６個通過し、（ＭＳ
Ｂ−２）番目のビットで前記の状況が発生されると、反
転されたクロック信号（／ＣＬＫ₁ ）が５個通過し、
（ＭＳＢ−６）番目のビットで発生すると１個通過し、
（ＭＳＢ−７）番目のビット以後である場合には通過し
ないように、Ｄ−フリップフロップ（８）のリセット信
号を設定する。このとき、システムコントロールおよび
タイミング生成部（２３）から発生されるＤ−フリップ
フロップ（８）のリセット信号（ＲＥＴ）は図２の波形
図に示されている。

【００２３】そして、ＡＮＤゲート（９）の出力は、シ
ステムコントロールおよびタイミング生成部（２３）か
ら発生されたＳＦＴ₁ 信号とＯＲゲート（１０）を通じ
てクロック信号（ＳＦＴＣＬＫ）として出力され、この
ＯＲゲート（１０）からのクロック信号（ＳＦＴＣＬ
Ｋ）はＰＩＰＯシフトレジスタ（６）のクロックとして
供給される。

【００２４】このとき、システムコントロールおよびタ
イミング生成部（２３）から発生されるＳＦＴ₁ 信号
は、すべてのグループに対して共通に作用する信号で、
ＬＤ信号のハイレベルの区間でリーディングエッジが１
回出現する信号であり、ＳＩＰＯシフトレジスタ（２）
の並列の出力１６ビットをＰＩＰＯシフトレジスタ
（６）に同時にロードするために使用される。

【００２５】したがって、グループ７である場合、即ち
非シフトの場合には、シフトクロック生成部（２４）か
らのクロック信号（ＳＦＴＣＬＫ）は、システムコント
ロールおよびタイミング生成部（２３）で出力されたＳ
ＦＴ₁ 信号のみで構成され、ＰＩＰＯシフトレジスタ
（６）ではシフトが１回も行なわれないことが理解でき
る。一方、グループ１の場合には、シフトクロック生成
部（２４）からのクロック信号（ＳＦＴＣＬＫ）は、Ｓ
ＦＴ₁ 信号とＡＮＤゲート（９）から出力された６個の
反転されたクロック信号（／ＣＬＫ₁ ）とが合成された
信号でＰＩＰＯシフトレジスタ（６）に供給されるた
め、ＰＩＰＯシフトレジスタ（６）では６回のシフト動
作が遂行される。

【００２６】即ち、ＰＩＰＯシフトレジスタ（６）で
は、シフトクロック生成部（２４）のクロック信号（Ｓ
ＦＴＣＬＫ）によってＳＩＰＯシフトレジスタ（２）か
らロードされた出力データがシフトされて、下位８ビッ
トがＰＩＳＯシフトレジスタ（１９）に印加される。次
に、１２ビットの変換データのＭＳＢに続く上位３ビッ
ト（ｔ₁₀〜ｔ₈ ）の生成過程について説明する。

【００２７】システムコントロールおよびタイミング生
成部（２３）からのＣＬＲ信号によりクリアされ、クロ
ック信号（ＣＬＫ₁ ）をカウントする３ビットのカウン
タ（１５）は、図２に図示されたＣＬＲ信号とクロック
信号（ＣＬＫ₁ ）入力によって動作する。そして、３ビ
ットのカウンタ（１５）のアップ出力とダウン出力と
は、各々マルチプレクサ（１６）に入力されて、該当サ
ンプルのＭＳＢの検出結果の出力であるＤ−フリップフ
ロップ（３）の出力（Ｑ₇ ）によって選択されて出力さ
れる。即ち、ＭＳＢ＝０である場合にはダウンカウント
入力が選択され、ＭＳＢ＝１である場合にはアップカウ
ントされた値が選択されてＤ−フリップフロップ（１
７）に印加される。前記Ｄ−フリップフロップ（１７）
からは上位の３ビットのクロック発生部（２５）の出力
（Ｂ₉ ）によってマルチプレクサ（１８）に出力され
る。

【００２８】ここで、上位の３ビットのクロック発生部
（２５）は、図２の波形図によって把握することができ
るように、排他的ＯＲゲート（７）の出力（Ｂ₅ ）とシ
ステムコントロールおよびタイミング生成部（２３）か
らの出力信号（Ｂ_3B），（Ｂ ₁₀），（Ｂ₁₃），（Ｂ₁₁）
との印加を受けて、ＮＡＮＤゲート（１１，１４）とＮ
ＯＲゲート（１３）およびＤ−フリップフロップ（１
２）を駆動させ、Ｄ−フリップフロップ（１７）のクロ
ック信号である出力（Ｂ₉ ）を発生させる。例えばＭＳ
Ｂ＝０であるとき、各グループ別に選択されるデータの
値は次のようである。

【００２９】 ＭＳＢと状態比較結果異なる状態が Ｍ₂ Ｍ₃ Ｍ₀ 最初に発生するウェーブ(wave) （ＭＳＢ−１）番目 １ １ １ （ＭＳＢ−２）番目 １ １ ０ （ＭＳＢ−３）番目 １ ０ １ （ＭＳＢ−４）番目 １ ０ ０ （ＭＳＢ−５）番目 ０ １ １ （ＭＳＢ−６）番目 ０ １ ０ このとき、（ＭＳＢ−７）番目以下の場合は、上位の３
ビットのクロック発生部（２５）の出力（Ｂ₉ ）が発生
されず、以前の状態が維持される。

【００３０】ここで、システムコントロールおよびタイ
ミング生成部（２３）から発生されてＮＡＮＤゲート
（１４）の入力の一方に印加される信号（Ｂ₁₁）は、状
態比較を（ＭＳＢ−６）番目のビットまでにするための
ウィンドウ信号である。このようなシステムコントロー
ルおよびタイミング生成部（２３）からの出力信号は図
２の波形図に図示されている。

【００３１】結局、Ｄ−フリップフロップ（１７）の出
力であるＱ₃ ，Ｑ₂ ，Ｑ₁ は、グループ１〜グループ６
に対する１２ビットの圧縮変換データのＭＳＢに続く上
位の３ビット（ｔ₁₀〜ｔ₈ ）になり、マルチプレクサ
（１８）への一方の入力として印加される。そして、前
記マルチプレクサ（１８）の他の入力には、Ｄ−フリッ
プフロップ（３）の下位３ビットの出力Ｑ₂ ，Ｑ₁ ，Ｑ
₀ が印加されて、大きさ比較部（５）の大きさ比較出力
（Ｄ₁ ）によって選択されて出力される。即ち、大きさ
比較出力（Ｄ₁ ）がハイレベルである場合、換言すると
グループ７でない場合にはＤ−フリップフロップ（１
７）の出力がマルチプレクサ（１８）で選択され、大き
さ比較出力（Ｄ₁ ）がロウレベルである場合、換言する
と非シフト領域のデータである場合には１６ビットの線
形データがそのまま１２ビットのデータとして対応する
ようにするために、Ｄ−フリップフロップ（３）の出力
Ｑ₂ ，Ｑ₁ ，Ｑ₀がマルチプレクサ（１８）で選択され
て出力される。

【００３２】以上のような過程を経て生成されるＤ−フ
リップフロップ（３）のＭＳＢに該当する出力（Ｑ₇ ）
は、１２ビットの圧縮データのＭＳＢに、マルチプレク
サ（１８）の出力の３ビットは、１２ビットのＭＳＢに
続く圧縮データの上位の３ビットに、ＰＩＰＯシフトレ
ジスタ（６）の８ビットの出力は、１２ビットの圧縮デ
ータの下位の８ビットに対応する。

【００３３】そして、Ｄ−フリップフロップ（３）のＭ
ＳＢに該当する出力（Ｑ₇ ）とマルチプレクサ（１８）
の３ビットの出力およびＰＩＰＯシフトレジスタ（６）
の８ビットの出力の１２ビットの出力信号は、サンプル
周波数（ＦＳ）のエッジ部分で発生するＰＬ信号により
ＰＩＳＯシフトレジスタ（１９）にロードされて、シス
テムコントロールおよびタイミング生成部（２３）のク
ロック信号（ＣＬＫ₁）によって並列データから直列デ
ータに変換されて出力される。ＰＩＯＳシフトレジスタ
（１９）の出力はＤ−フリップフロップ（２０）に印加
されて、システムコントロールおよびタイミング生成部
（２３）からのサンプル周波数（ＦＳ）の３２倍の周波
数のクロック信号（ＦＳ３２）がインバータ（２１）で
反転された信号に同期して、最新の１２ビットの圧縮デ
ータが出力される。

【００３４】

【発明の効果】本発明により、１６ビットの量子化ビッ
ト数を１２ビットに圧縮変換させて、ＬＰモード時に標
準モードに比べて２倍の長時間記録を可能とし、且つ圧
縮率が高いがデータの特徴をよく保存する高速なデータ
圧縮回路を提供できる。すなわち、ＤＡＴにおけるサン
プル周波数４８ＫHzで量子化ビットが１６ビットの標準
モードの記録データを圧縮して、標準化周波数３２ＫHz
で量子化ビットを１２ビットとし、ＬＰモード記録が可
能になるようにしたことにより、標準モードの記録に比
べて２倍の長時間の記録が可能であり、また１２ビット
の非線形によって減少された情報量程チャンネルの数を
拡大することができる効果がある。

【図面の簡単な説明】

【図１】本実施例のデータ圧縮回路の構成を示す図であ
る。

【図２】本実施例の回路の各部の波形を示す図である。

【図３】１６ビットのデータを１２ビットのデータとし
て圧縮する圧縮テーブルを示す図である。

【図４】図３を他の表現で示す図である。

【符号の説明】

１…アナログデジタル変換器、２…ＳＩＰＯシフトレジ
スタ、３，８，１２，１７，２０…Ｄ−フリップフロッ
プ、４…絶対値変換部、５…大きさ比較部、６…ＰＩＰ
Ｏシフトレジスタ、７…排他的ＯＲゲート、９…ＡＮＤ
ゲート、１０…ＯＲゲート、１１，１４…ＮＡＮＤゲー
ト、１３…ＮＯＲゲート、１５…３ビットのカウンタ、
１６，１８…マルチプレクサ、１９…ＰＩＰＯシフトレ
ジスタ、２１，２２…インバータ、２３…システムコン
トロールおよびタイミング生成部、２４…シフトクロッ
ク生成部、２５…上位の３ビットのクロック発生部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号を１６ビットの直列デ
   ータに変換するアナログデジタル変換器（１）と、 前記１６ビットの直列データを、システムコントロール
   およびタイミング生成部（２３）からのサンプル周波数
   の３２倍のクロック（ＦＳ３２）により直列に貯蔵し、
   並列データで出力する直並変換シフトレジスタ（２）
   と、 前記１６ビットの並列データの出力を、システムコント
   ロールおよびタイミング生成部（２３）からの第１のロ
   ード信号により、同時にロードする並入出力シフトレジ
   スタ（６）と、 前記直並変換シフトレジスタ（２）の最上位ビットを包
   含する上位８ビットの出力を、システムコントロールお
   よびタイミング生成部（２３）からの第１ロード信号に
   より、ラッチするＤ−フリップフロップ（３）と、 前記Ｄ−フリップフロップ（３）の出力と最上位ビット
   に該当する出力とを排他的ＯＲ演算して絶対値に変換す
   る絶対値変換部（４）と、 前記絶対値の出力を基準値と比較して、比較結果に基づ
   く出力を出す大きさ比較部（５）と、 前記Ｄ−フリップフロップ（３）の最上位ビットに該当
   する出力と直並変換シフトレジスタ（２）の最新の最上
   位の出力とを演算して、サンプルデータが最上位ビット
   と異なる状態を出力する排他的ＯＲゲート（７）と、 前記排他的ＯＲゲート（７）の出力とシステムコントロ
   ールおよびタイミング生成部（２３）からの出力信号
   （ＲＥＴ，ＳＦＴ₁ ，ＣＬＫ₁ ）を受けて、並入出力シ
   フトレジスタ（６）のクロックを提供するシフトクロッ
   ク生成部（２４）と、 システムコントロールおよびタイミング生成部（２３）
   からのクリア信号とクロック信号（ＣＬＫ₁ ）とにより
   動作する３ビットカウンタ（１５）と、 前記３ビットカウンタ（１５）のアップカウント出力と
   ダウンカウント出力とを、Ｄ−フリップフロップ（３）
   の最上位ビットの該当する出力により選択するマルチプ
   レクサ（１６）と、 システムコントロールおよびタイミング生成部（２３）
   からの出力信号（Ｂ_3B，Ｂ₁₀，Ｂ₁₃，Ｂ₁₁）と排他的Ｏ
   Ｒゲート（７）の出力とを受けて、最上位ビットに続く
   上位３ビットのラッチクロックを作る上位３ビットのク
   ロック発生部（２５）と、 前記マルチプレクサ（１６）で選択された出力を前記上
   位３ビットのクロック発生部（２５）からのクロックで
   ラッチし、システムコントロールおよびタイミング生成
   部（２３）からのリセット信号によりリセットされるＤ
   −フリップフロップ（１７）と、 前記Ｄ−フリップフロップ（１７）の出力とＤ−フリッ
   プフロップ（３）の下位３ビットの出力とを、大きさ比
   較部（５）の大きさ比較出力により選択するマルチプレ
   クサ（１８）と、 前記マルチプレクサ（１８）の３ビットの出力とＤ−フ
   リップフロップ（３）の最上位ビットに該当する出力と
   並入出力シフトレジスタ（６）の８ビットの出力とを、
   システムコントロールおよびタイミング生成部（２３）
   からの第２のロード信号により同時にロードし、クロッ
   ク信号（ＣＬＫ₁ ）によりシフトする並直変換シフトレ
   ジスタ（１９）と、 前記並直変換シフトレジスタ（１９）の出力を受けて、
   システムコントロールおよびタイミング生成部（２３）
   からの前記サンプル周波数の３２倍のクロックのトレイ
   リングエッジに同期して、１２ビットの圧縮データを出
   力するＤ−フリップフロップ（２０）とを備えることを
   特徴とするデータ圧縮回路。