JP2573746B2

JP2573746B2 - データ圧縮装置

Info

Publication number: JP2573746B2
Application number: JP34045690A
Authority: JP
Inventors: 岡田　　健
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1997-01-22
Anticipated expiration: 2012-01-22
Also published as: JPH04207818A

Description

【発明の詳細な説明】産業上の利用分野本発明は、ディジタルオーディオテープレコーダ（以
下DATという）などの記録再生装置に適応されるもの
で、データの記録モードとして圧縮モードと非圧縮モー
ドを有する場合に、両モードに対応してデータを出力で
きるデータ圧縮装置に関するものである。

従来の技術記録再生装置において、情報の記録密度を高める方法
の一つとして情報を圧縮して記録する方法が採用されて
いる。たとえば、DATの場合、16ビットのPCMデータをそ
のまま信号処理して記録するノーマルモードに対して、
16ビットのPCMデータを12ビットに圧縮したのち信号処
理して記録するLP（Long Play:ロングプレイ）モード
がある。

ここで、LPモードにおけるデータの圧縮について説明
する。

第３図は、LPモードにおける12ビット圧縮データと16
ビット非圧縮データとの間の圧縮／伸長の変換則を示す
概略図である。第３図において、16ビットのPCMデータ
の最上位ビット（15ビット）を符号ビットとして12ビッ
ト圧縮データの最上位ビット（11ビット）に割り当て
て、符号ビットと同じ値が連続するビット数に応じて
“000"から“111"までの８通りを第10ビットから第８ビ
ットに割り当てる。そして、符号ビットと異なる値にな
ったビットにつづく８ビット（“ABCDEFGH"）を第７ビ
ット〜第０ビットに割り当てる。ただし、符号ビットと
同じ値が８個以上つづいた場合には下位８ビットを第７
ビット〜第０ビットに割り当てる。以上のようにして12
ビットの圧縮データに変換する。12ビットの圧縮データ
は、第４図に示すように、対を成すＬチャンネルとＲチ
ャンネルのワードデータ（Li,Ri:12ビット）毎にそれぞ
れの上位８ビットデータ（Liu,Riu）と、両方の下位４
ビットを合成した８ビットデータ（LRi1）との、合わせ
て３バイトのシンボルデータとしてメモリーに書き込ま
れる。一方、ノーマルモードのときにはＬチャンネルと
Ｒチャンネルのワードデータ（16ビット）毎にそれぞれ
の上位８ビットデータ（Liu,Riu）と下位８ビットデー
タ（Li1,Ri1）の、合わせて４バイトのシンボルデータ
としてメモリーに書き込まれる。

従来のDATでは、以上の処理を第５図のような構成で
行っていた。ここで、第５図を用いて従来のDATにおけ
る記録時の信号処理について説明する。第５図におい
て、外部から入力されたPCMデータは、ロード信号LD1に
よってシフトレジスタ１にロードされてLSBから順に補
間・ミュート処理部２にシリアル出力される。補間・ミ
ュート処理部２では、PCMデータとともに入力されたバ
イディティ・フラグ（PCMデータの有効性を示す情報）
やシステム・マイコンからのソフトミュート指令（レベ
ルの減衰や消音など）に応じてPCMデータを加工する。
補間・ミュート処理部２からの出力は、シフトレジスタ
３において16ビットのパラレル・データに変換される。

ノーマル・モードの場合（セレクタ信号MODE＝
“0"）、16ビットのパラレル・データを上位８ビットと
下位８ビットに分けて、それぞれをラッチ４とラッチ５
に保持する。保持したデータは、セレクタ６においてセ
レクト信号SEL1によって定まる所定のタイミングで上位
８ビットと下位８ビットをそれぞれ選択し、セレクタ７
を介してデータ・バスに出力されてメモリー８に書き込
まれる。

一方、LPモードの場合（MODE＝“1"）、シフトレジス
タ３から出力された16ビットのパラレル・データはロー
ド信号LD2によって一旦、シフトレジスタ９にロードさ
れる。このシフトレジスタ９は、下位の方向（Q0からQ
F）にデータをシフトし、その際に出力Q0をシリアル入
力SIに再入力することによってQ0にロードした最上位ビ
ットMSBを保持しながらシフトする。そして、シフトレ
ジスタ９のパラレル出力のうち、上位８ビット（Q0〜Q
7）がすべて同符号になるまでシフトさせる。また、シ
フトレジスタ９にデータをロードすると同時に、バイナ
リ・カウンタ10をクリア信号CLRでリセットしてシフト
レジスタ９の上位８ビットがすべて同符号になるまでシ
フト数をカウントする。以上のようにして得られたカウ
ント値を排他論理和手段（以下EXORという）11,12,13で
符号ビットMSBと排他論理和した出力と符号ビットMSBを
ラッチ14（Ｌチャンネル）とラッチ15（Ｒチャンネル）
に保持する。また、シフトレジスタ９の下位８ビット
（Q8〜QF）をラッチ16（Ｌチャンネル）とラッチ17（Ｒ
チャンネル）にそれぞれ保持することによって前述した
LPモードの圧縮・伸長則に従った12ビットの圧縮データ
が生成される。すなわち、ラッチ16には第４図における
12ビットワークデータLiの下位８ビットが保持され、同
様に、ラッチ17には12ビットワークデータRiの下位８ビ
ットが保持され、さらに、ラッチ14とラッチ15には12ビ
ットワークデータLi、Riの上位４ビットがそれぞれラッ
チされる。これらの圧縮データは、セレクタ18において
セレクト信号SEL2によって第４図における８ビット×３
バイトのシンボルデータに合成されて,Liu,LRi1,Riuの
順にセレクタ７を介してデータ・バスに出力され、メモ
リー８に書き込まれる。

以上のように、第５図に示す従来のDATの構成ではLP
モードの場合に16ビットのシリアルデータをシフトレジ
スタでシリアル／パラレル変換したあと、ノーマルモー
ドとは別に専用のシフトレジスタで圧縮処理を行ってい
た。

発明が解決しようとする課題上記従来の構成では、LPモードの12ビット圧縮データ
を生成するための専用シフトレジスタとその制御手段、
およびデータ保持のためにLPモード専用ラッチが必要で
あり、データ圧縮回路を含めた信号処理回路の小型化と
低価格化が十分に実現できいないという問題を有してい
た。

本発明は上記従来の問題を解決するもので、記録再生
データをメモリーに出力するためのシリアル／パラレル
変換用シフトレジスタと、LPモード記録時に16ビットの
データを12ビット圧縮データに変換するためのシフトレ
ジスタとを兼用し、また、データを保持するためのラッ
チをノーマルモードとLPモードで兼用することによって
全体の回路規模を小さくすることができて低価格化する
ことができるデータ圧縮装置を提供することを目的とす
るものである。

課題を解決するための手段上記課題を解決するために本発明のデータ圧縮装置
は、Ｎビットのパラレルデータをシリアルデータに変換
してＮのＭ倍（Ｍ＞１）のビットレートで最下位ビット
（LSB）から順に出力し、かつ、その際に最上位ビット
（MSB）を次のパラレルデータのロードまで保持する第
１のシフトレジスタと、前記シリアルデータをパラレル
データに変換する第２のシフトレジスタと、前記第２の
シフトレジスタ中のデータのシフト数をカウントし、該
カウント値と前記最上位ビットとを用いて圧縮データの
仮数部を生成する圧縮手段と、前記第２のシフトレジス
タおよび圧縮手段の出力を、圧縮モードあるいは非圧縮
モードに対応して選択する第１のセレクタと、前記第１
のセレクタの出力および第２のシフトレジスタの出力を
保持するラッチ手段と、前記ラッチ手段の出力を適宜遅
延して出力するフリップ・フロップ手段と、前記ラッチ
手段の出力および前記フリップ・フロップ手段の出力
を、前記圧縮モードあるいは非圧縮モードに対応して選
択し、圧縮モード時には前記フリップ・フロップ手段に
保持されたパラレルデータと前記圧縮データの仮数部と
を組み合わせて圧縮データを生成する第２のセレクタと
を備え、モードに応じて第２のセレクタとラッチ手段の
出力から圧縮データあるいは非圧縮データを得る構成と
したものである。

作用上記構成により、外部から力されたＮビットのデータ
をLSB方向にＮのＭ倍（Ｍ＞１）のビットレートでシフ
トして、あらかじめ符号ビットである最上位ビットを余
分に付加してシリアル出力し、そして、余分に付加した
符号ビットとともにPCMデータの処理を行うことによ
り、LPモード時のデータ圧縮は、シリアル／パラレル変
換を行うシフトレジスタからたとえばメモリーに書き込
むためのデータをラッチするタイミングを制御すること
で行い、データをシリアル／パラレル変換とデータの圧
縮を同一のシフトレジスタで行う。したがって、従来用
いていた、記録再生データをメモリーに出力するための
シリアル／パラレル変換用シフトレジスタと、LPモード
記録時にたとえば16ビットのデータを12ビット圧縮デー
タに変換するためのシフトレジスタとを兼用し、また、
データを保持するためのラッチをノーマルモードとLPモ
ードで兼用するので、全体の回路規模が小さくなり低コ
ストとなる。

実施例以下、本発明の一実施例について図面を参照しながら
説明する。

第１図は本発明をDATに適用した一実施例によるデー
タ圧縮装置の構成を示すブロック図である。第１図にお
いて、21は16ビットのシフトレジスタであり、16ビット
のパラレルデータをシリアルデータに変換して16ビット
の16のＭ倍（Ｍ＞１）のビットレートで最下位ビット
（LSB）から順に出力し、かつ、その際に最上位ビット
（MSB）を次のパラレルデータのロードまで保持する。
すなわち、あらかじめ符号ビットである最上位ビット
（Ｍ−１）・Ｎの絶対値だけ余分に付加してシリアル出
力する。22は補間・ミュート処理部であり、PCMデータ
とともに入力されたバリディティ・フラグやシステム・
マイコンからのソフトミュート指令に応じてPCMデータ
を加工する。23は16ビットのシフトレジスタであり、シ
リアルデータをパラレルデータに変換する。24、25はセ
レクタであり、シフトレジスタ23と後述する圧縮手段の
出力を、圧縮モードあるいは非圧縮モードに対応して選
択する。26、27、28、29はラッチであり、セレクタ24、
25の出力およびシフトレジスタ23の出力を保持する。33
はバイナリ・カウンタ、34、35、36はEXORであり、バイ
ナリ・カウンタ33とEXOR34、35、36で圧縮手段を構成
し、シフトレジスタ23中のデータのシフト数をカウント
したカウント値を用いてデータの一部を圧縮する。37,3
8,39はフリップ・フロップ（Ｄ−FF）であり、ラッチ2
6、27、28、29の出力を適宜遅延して出力する。30、31
はセレクタであり、ラッチ26、27、28の出力およびフリ
ップ・フロップ38、39の出力を、圧縮モードあるいは非
圧縮モードに対応して選択する。32はメモリーであり、
セレクタ30、31とラッチ29の出力として圧縮データある
いは非圧縮データを得、データ・バスを介してこれを記
録する。

第１図の動作を第２図のLPモード時におけるタイミン
グ図を用いて説明する。第１図および第２図において、
まず、外部から入力された16ビットのPCMデータは、シ
フトレジスタ21にロード信号LDのタイミングでロードさ
れた後、64Fsのビットレートで下位の方向にシフトされ
る。その際、符号とである最上位ビットをシリアル入力
SIに再入力することによって、ロードした16ビットの符
号ビットが連続してシリアル出力される。符号ビットを
付加した32ビットのPCMデータについて、補間・ミュー
ト処理部22においてPCMデータとともに入力されたバイ
ディティ・フラグやシステム・マイコンからのソフトミ
ュート指令に応じてデータを加工し、その出力はLBSか
ら順にシフトレジスタ23に出力される。

以下、ノーマルモード（MODE＝“0"）の場合とLPモー
ド（MODE＝“1"）の場合に分けてその動作を説明する。

ノーマルモードのとき、セレクタ24、25、30、31は入
力Ａを選択する。このとき、ラッチ26、27はゲート信号
G1,G2のタイミング（この場合、ゲート信号G1,G2は同じ
タイミング）で16ビットのPCMデータの上位８ビットを
保持する。同様に、ラッチ28、29はゲート信号G3,G4の
タイミング（この場合、ゲート信号G3,G4は同じタイミ
ング）で16ビットのPCMデータの下位８ビットを保持す
る。保持したデータは、所定タイミングでセレクタ30、
31を介してデータ・バスに出力されたりてメモリー32に
書き込まれる。

一方、LPモードのとき、セレクタ24、25、30、31は入
力Ｂを選択する。このとき、ラッチ26は、シフトレジス
タ23の上位８ビット（Q0〜Q7）が全て同符号になるタイ
ミングでゲート信号G1により12ビット圧縮データの上位
４ビットに相当する、バイナリ・カウンタ33の出力と符
号ビットQ0とのEXOR34,35,36による排他的論理和（３ビ
ット）の出力および符号ビットQ0を保持する。このデー
タは第４図の上位４ビットに相当する。バイナイ・カウ
ンタ33は、各サンプルのPCMデータの先頭ビット（LSB）
がシフトレジスタ23中のシフトして出力QFに出力される
タイミングでクリア信号CLRよりリセットされ、PCMデー
タがシフトレジスタ23中をシフトするのと同期してカウ
ントアップする。また、ラッチ27は、Ｌチャンネルのデ
ータがシフトレジスタ23中をシフトする際に、上位７ビ
ット（Q0〜Q6）が同符号になるタイミングでゲート信号
G2によりシフトレジスタ23のビットQC〜QFをラッチす
る。同様に、ラッチ29は、Ｒチャンネルのデータがシフ
トレジスタ23中をシフトする際に、上位７ビット（Q0〜
Q6）が同符号になるタイミングでゲート信号G4によりシ
フトレジスタ23のビットQC〜QFをラッチする。ラッチ2
7、29にラッチされたデータは、それぞれ第４図におけ
る12ビットワークデータのL/R各サンプルの下位４ビッ
トに相当する。ラッチ28は、L/R各チャンネルのデータ
がシフトレジスタ23中をシフトする際に、上位７ビット
（Q0〜Q6）が同符号になるタイミングでゲート信号G3に
よりシフトレジスタ23のビットQ8〜QBをラッチする。こ
のデータは、第４図における12ビットワークデータのL/
R各チャンネルのビット７〜ビット４に相当する。この
保持したデータのうち、12ビット圧縮データの上位８ビ
ットに相当するラッチ26、28の出力は、フリップ・フロ
ップ37、さらにその後段のフリップ・フロップ38によっ
て１サンプル周期だけ遅延した後にセレクタ30を介して
データ・バスに出力されてメモリー32に書き込まれる。
また、ラッチ27に保持した12ビットの圧縮データのＬチ
ャンネルの下位４ビットに相当するデータは、フリップ
・フロップ39によって1/2サンプル周期だけ遅延した後
にセレクタ31を介して、ラッチ29に保持した12ビット圧
縮データのＲチャンネルの下位４ビットに相当するデー
タとともにデータ・バスに出力されてメモリー32に書き
込まれる。以上のようにして、第４図における３バイト
の８ビットシンボルデータが、Liu,LRi1,Riuの順にメモ
リー32に書き込まれる。

これによって、データの圧縮処理とシリアル／パラレ
ル変換を同一のシフトレジスタでおこなうことができ
る。また、圧縮したデータを保持するラッチおよびデー
タの遅延に用いるフリップ・フロップの数を最小限にす
ることができる。

発明の効果以上のように本発明によれば、データをメモリーに書
き込むためにシリアル／パラレル変換するシフトレジス
タをデータ圧縮用に兼用し、変換と同時に圧縮も行うこ
とができるもので、また、メモリーに書き込むデータを
保持するラッチの数を最小限にとどめることができるた
め、全体の回路規模、ひいてはコストをより少なくする
ことができるものである。したがって、回路規模の小さ
いデータ圧縮回路でノーマルモードとLPモードの両モー
ドに対応可能な信号処理回路を低コストで構成すること
ができるものである。

【図面の簡単な説明】

第１図は本発明をDATに適用した一実施例によるデータ
圧縮装置を構成を示すブロック図、第２図はLPモード時
における第１の回路動作を示すタイミングチャート図、
第３図はDATのLPモードにおけるデータ圧縮／伸長の変
換則を示す概略図、第４図はLPモードでの12ビットのワ
ークデータを８ビットのシンボルデータに変換する規則
を示す概略図、第５図は従来のDATにおけるデータ圧縮
装置の構成を示すブロック図である。 21、23……シフトレジスタ、24、25、30、31……セレク
タ、26、27、28、29……ラッチ、32……メモリー、33…
…バイナリ・カウンタ、34、35、36……EXOR、37,38,39
……フリップ・フロップ。

Claims

(57)【特許請求の範囲】

【請求項１】Ｎビットのパラレルデータをシルアルデー
タに変換してＮのＭ倍（Ｍ＞１）のビットレートで最下
位ビット（LSB）から順に出力し、かつ、その際に最上
位ビット（MSB）を次のパラレルデータのロードまで保
持する第１のシフトレジスタと、前記シリアルデータを
パラレルデータに変換する第２のシフトレジスタと、前
記第２のシフトレジスタ中のデータのシフト数をカウン
トし、該カウント値と前記最上位ビットとを用いて圧縮
データの仮数部を生成する圧縮手段と、前記第２のシフ
トレジスタおよび圧縮手段の出力を、圧縮モードあるい
は非圧縮モードに対応して選択する第１のセレクタと、
前記第１のセレクタの出力および第２のシフトレジスタ
の出力を保持するラッチ手段と、前記ラッチ手段の出力
を適宜遅延して出力するフリップ・フロップ手段と、前
記ラッチ手段の出力および前記フリップ・フロップ手段
の出力を、前記圧縮モードあるいは非圧縮モードに対応
して選択し、圧縮モード時には前記フリップ・フロップ
手段に保持されたパラレルデータと前記圧縮データの仮
数部とを組み合わせて圧縮データを生成する第２のセレ
クタとを備え、モードに応じて前記第２のセレクタとラ
ッチ手段の出力から圧縮データあるいは非圧縮データを
得るデータ圧縮装置。