JP2612423B2 - Ｐｃｍデータのフレーム生成方式 - Google Patents
Ｐｃｍデータのフレーム生成方式Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＰＣＭデータの伝送及
び記録再生時のフレーム生成に係り、特に、量子化ビッ
ト数の異なるＰＣＭデータを同一記録再生回路でエンコ
ード・デコードするのに好適なフレーム生成方式に関す
るものである。 【０００２】 【従来の技術】近年、オーディオ信号の記録再生方式
で、アナログ信号を一旦ディジタル信号に変換して行な
うＰＣＭ方式が民生用機器にまで採用され始めている。
これは、従来のアナログ信号の記録再生に比べて超忠実
再生が行なえるためであって、今後、さらに広く採用さ
れる方向にある。 【０００３】ＰＣＭデータを記録再生するには、ディジ
タル信号データをフレーム構成として行なっている。図
２に量子化ビット数１６ビットの場合のフレーム構成例
を示し、１はフレーム同期信号パターン、２はＰＣＭデ
ータ、３は誤り検出訂正コードである。 【０００４】ＰＣＭデータ２は、量子化ビット数１６ビ
ットの１サンプルデータを８個集めた１２８ビットのデ
ータである。また、誤り検出訂正コード３は、ＰＣＭデ
ータ２の１２８ビットを８ビット（１シンボル）を単位
に、例えば、リード・ソロモン符号の演算を行ない、２
シンボル付加したものである。さらに、ＰＣＭデータ２
の先頭にフレーム同期信号パターン１が付加される。こ
のようなフレーム構成をエンコーダ回路で生成し、記録
媒体である磁気テープなどに記録する。再生側では、再
生信号からフレーム同期信号パターン１を検出してフレ
ーム単位で誤り検出訂正動作を行ない、ＰＣＭデータを
再生する。 【０００５】このように量子化ビット数１６ビットに対
し、フレーム構成を決定した場合、異なった量子化ビッ
ト数（例えば、１２ビット）のＰＣＭデータを記録再生
するには、１サンプル１２ビットにＰＣＭデータ以外の
４ビットのデータを付加し、１６ビットの形状として記
録再生する必要がある。 【０００６】しかし、ＰＣＭデータを記録再生するとい
う目的に対し、上記で付加した４ビットは何の働きもせ
ず、冗長度が上がり、非常に効率が悪い。また、この効
率の悪さを改善するために、１２ビット量子化のＰＣＭ
データに対するフレーム構成を新たに生成する量子化ビ
ット数１２ビットの１サンプルデータを８個集めた９６
ビットのデータが１フレームのデータビット数となる。
従って、１２ビット量子化データを記録、再生するため
のエンコーダ回路とデコーダ回路の構成は、１６ビット
量子化に対し、フレームのビット数が１２８ビットから
９６ビットと異なることから、別の構成となる。即ち、
２つの異なった量子化ビット数の記録再生を行なうに
は、２つの回路システムが必要となり、回路規模が増加
するという問題がある。 【０００７】本発明の目的は、かかる問題を解消し、量
子化ビット数の異なるＰＣＭデータを記録再生する時に
おいて、回路規模の増加が少なく、冗長度の変わらない
ＰＣＭデータのフレーム生成方式を提供することにあ
る。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、１サンプル当り１２ビットで構成される
ＰＣＭデータを伝送，記録または再生するに際し、各サ
ンプルを上位８ビットデータと下位４ビットデータとに
分割し、隣合う２サンプル毎に、夫々のサンプルから分
割された２つの上位８ビットデータは夫々そのまま１シ
ンボルとし、夫々のサンプルから分割された２つの下位
４ビットデータは組合せて１シンボルとして、３シンボ
ルを得、所定数の該シンボルからなるデジタルデータに
対し誤り検出及び訂正コードを付加して１フレームを構
成する。 【０００９】また、本発明は、１サンプル当り１２ビッ
トで構成されるＰＣＭデータを伝送，記録または再生す
るに際しては、各サンプルを上位８ビットデータと下位
４ビットデータとに分割し、隣合う２サンプル毎に、夫
々の該サンプルから分割された２つの上位８ビットデー
タは夫々そのまま１シンボルとし、夫々の該サンプルか
ら分割された２つの下位４ビットデータは組合せて１シ
ンボルとして、３シンボルを得、１サンプル当り１６ビ
ットで構成されるＰＣＭデータを伝送，記録または再生
するに際しては、各サンプルを２つの８ビットデータに
分割して夫々そのまま１シンボルとし、１サンプルの量
子化ビット数が上記１２ビット、１６ビットのいずれで
あっても、同一の所定数の該シンボルからなるデジタル
データに対し誤り検出及び訂正コードを付加して１フレ
ームを構成する。 【００１０】 【作用】ＰＣＭデータが１サンプルあたり１２ビット構
成の場合、各サンプルを上位８ビットと下位４ビットと
に分割し、上位８ビットデータはそのまま１シンボルと
し、また、隣あう２つのサンプルの分割された下位４ビ
ットを組み合わせて１シンボルとすることにより、ＰＣ
Ｍデータを１サンプルとは異なるビット数のシンボルを
単位としたフレーム構成とすることができる。 【００１１】また、ＰＣＭデータが１サンプルあたり１
２ビット構成の場合、各サンプルを上位８ビットと下位
４ビットとに分割し、上位８ビットデータはそのまま１
シンボルとし、また、隣あう２つのサンプルの分割され
た下位４ビットを組み合わせて１シンボルとし、ＰＣＭ
データが１サンプルあたり１６ビット構成の場合、各サ
ンプルを上位８ビットと下位８ビットとに分割し、夫々
をそのまま１シンボルとすることにより、１サンプル当
たりのビット数が異なるＰＣＭデータを、同一フレーム
構成とすることができ、誤り検出訂正コードも一定のビ
ット数からなるシンボルを単位に生成付加することがで
きて、冗長度を変えず回路規模の増加が少ないようにフ
レーム生成を行なうことができる。 【００１２】 【実施例】以下、本発明の実施例を、２つの異なる量子
化ビット数の具体的値として１６ビット，１２ビットの
場合を例にして、図面により説明する。 【００１３】図３は本発明によるＰＣＭデータのフレー
ム生成方式の実施例の基本原理を示す図であって、図３
（ａ）は量子化ビット数１６ビットのフレーム構成を示
し、図３（ｂ）は量子化ビット数１２ビットのフレーム
構成を示しており、１ａ，１ｂはフレーム同期信号パタ
ーン１２ビット、２ａ，２ｂはＰＣＭデータ、３ａ，３
ｂは誤り検出訂正コードである。 【００１４】図３（ａ），（ｂ）において、ＰＣＭデー
タ２ａ，２ｂのビット数は、量子化ビット数１６，１２
の公倍数９６ビットである。従って、１６ビット量子化
のサンプル数は６サンプル、１２ビット量子化のサンプ
ル数は８サンプルのデータが１フレームのＰＣＭデータ
となる。誤り検出訂正コード３ａ，３ｂは、ＰＣＭデー
タ２ａ，２ｂのビット数が９６ビットであることから、
同一の誤り検出訂正コードの演算処理によって付加する
ことができる。ここでは、誤り検出コードとして、１６
ビットのＣＲＣ符号を付加した。 【００１５】従って、この実施例によれば、量子化ビッ
ト数の異なるＰＣＭデータを、図３に示すように、同一
のフレーム構成とすることができる。これにより、１フ
レームの総ビット数が１２４ビットと共通であることか
ら、量子化ビット数の異なる場合においても、冗長度が
一定で、誤り検出コードの生成及び復号回路を共通化す
ることができ、回路規模の増加が少ないという効果があ
る。 【００１６】誤り検出訂正コードを生成するためには、
ＰＣＭデータをあるビット数の区切ったシンボルを単位
に演算して符号を求める方法（例えば、リード・ソロモ
ン符号）がある。 【００１７】図４は、異なる量子化ビット数１６ビッ
ト、１２ビットのとき、１シンボルのビット数を２つの
量子化ビット数の公約数である４ビットとし、誤り検出
訂正コードを２シンボル生成付加する本発明によるＰＣ
Ｍデータのフレーム生成方式の実施例の他の基本原理を
示す図であって、図４（ａ）は量子化ビット数１６ビッ
トのフレーム構成、図４（ｂ）は量子化ビット数１２ビ
ットのフレーム構成であり、ｗ1，ｗ2，……，ｗ12はＰ
ＣＭデータ２ａ，２ｂの各シンボルを示し、Ｐ1，Ｐ2は
誤り検出訂正コード３ａ，３ｂのシンボルを示し、図３
に対応する部分には同一符号をつけている。 【００１８】ＰＣＭデータ２ａは、１６ビット量子化の
サンプル３個で１フレームのデータを構成し、ＰＣＭデ
ータ２ｂは、１２ビット量子化のサンプル４個で１フレ
ームのデータを構成する。従って、１６ビット量子化１
サンプルは４個のシンボルに分割し、１２ビット量子化
１サンプルは３個のシンボルに分割することになる。 【００１９】誤り検出訂正コードのシンボルＰ0，Ｐ
1は、以下に示す２つの式からなる式（１）によるリー
ド・ソロモン符号である。 【００２０】Iw1+Iw2+Iw3+……+Iw12+IP1+IP1=0 T13w1+T12w2+T11w3+…+T2w12+TP1+TP2=0 …(１) なお、ここでは、Ｉは恒等元であり、Ｔ，Ｔ2，Ｔ3…Ｔ
13はガロワ・フィールド（２4）の個別的非ゼロ元であ
り、示された乗算，加算は、ガロワ・フィールドで定義
された動作である。 【００２１】従って、図４によれば、量子化ビット数が
異なっても、その公約数のビット数でシンボルに分割す
れば、１フレームのシンボル数が同一となり、同一の演
算回路による誤り検出訂正コードの生成及び復号を行な
うことができる。 【００２２】図１は、異なる量子化ビット数１６ビッ
ト，１２ビットのとき、１フレームのＰＣＭデータビッ
ト数を割り切ることのできる８ビットを１シンボルのビ
ット数とし、誤り検出訂正コードを４シンボル生成付加
する本発明によるＰＣＭデータにフレーム生成方式の一
実施例を示したものであって、図１（ａ）は量子化ビッ
ト数１６ビットのフレーム構成、図１（ｂ）は量子化ビ
ット数１２ビットのフレーム構成である。 【００２３】ＰＣＭデータ２ａは量子化１６ビットのサ
ンプルを６個集めたデータであって、ＰＣＭデータ２ｂ
は量子化１２ビットのサンプルを８個集めたデータであ
る。これを８ビット１シンボルとして分割すると、ＰＣ
Ｍデータ２ａは、１サンプルのデータ１６ビットを２シ
ンボルに分割し、シンボルｗ1，ｗ2，…，ｗ12で構成す
る。一方、ＰＣＭデータ２ｂは１サンプルのデータ１２
ビットを８ビット１シンボルと４ビットとに分割し、こ
の４ビットは隣のサンプルから生じた４ビットと合わせ
て１シンボルとし、シンボルｗ1，ｗ2，…，ｗ12で構成
する。 【００２４】誤り検出訂正コードのシンボルＰ1，Ｐ2，
Ｐ3，Ｐ4は、以下に示す４つの式からなる式（２）によ
るリード・ソロモン符号である。 【００２５】 Iw1+Iw2+Iw3+…+Iw12+IP1+IP2+IP3+IP4=0 T15w1+T14w2+T13w3+…+T4w12+T3P1+T2P2＋TP3+IP4=0 T30w1+T28w2+T26w3+…+T8w12+T6P1+T4P2+T2P3+IP4=0 T45w1+T42w2+T39w3+…+T12w12+T9P1+T6P2+T3P3+IP4=0 …(２) （ここで、Ｉは恒等元、Ｔ，Ｔ2，Ｔ3，…，Ｔ45はガロ
ワ・フィールド（２8）の個別的非ゼロ元であり、示さ
れた乗算，加算はガロワ・フィールドで定義された動作
である。）従って、図１（ａ），（ｂ）で示すように、
１フレームのＰＣＭデータ２ａ，２ｂのシンボル数が同
一であることから、量子化ビット数によらず、同じ演算
回路で誤り検出訂正コードを生成及び復号することがで
きる。 【００２６】また、この実施例によれば、１シンボルを
８ビットで構成したことにより、式（２）のＴ，Ｔ2，
Ｔ3，…，Ｔ45の個別的非ゼロ元が多くあり、図４に比
べて誤り検出訂正コードのシンボル数を増加させること
ができる。 【００２７】図５はＰＣＭデータを磁気テープ上に２０
本のマルチトラックで記録する本発明の実施例を示した
ものであり、４は磁気テープ、ｔ1〜ｔ20は磁気テープ
４上に記録されたデータのトラック、１ａ1〜１ａ
20は、フレーム同期信号パターン、３ａ1〜３ａ20は誤
り検出コード、ｗ（ｉ，ｊ）は１シンボルのデータ８ビ
ットであって、ｉはトラック方向の番号でｉ＝１，２，
…，１６、ｊは走行方向の番号でｊ＝１，２，…，１
２、Ｐ1（ｊ），Ｐ2（ｊ），Ｐ3（ｊ）Ｐ4（ｊ）は誤り
訂正コードのシンボルであって、ｊは送行方向の番号で
ｊ＝１，２，…，１２である。 【００２８】図６に量子化ビット数の異なる１６ビッ
ト、１２ビットのサンプルデータをシンボルに分割した
状態を示す。図６（ａ）の１サンプル１６ビットは、上
位８ビット、下位８ビットの２シンボルに分割する。ま
た、図６（ｂ）の１サンプル１２ビットは、上位８ビッ
ト、下位４ビットに分割し、隣のサンプルの下位４ビッ
トと合わせて１シンボルとしている。 【００２９】このように、図６で示すシンボル分割によ
り、図５の各トラックのシンボル数が１２であることか
ら、トラック当りのサンプル数は、１６ビット量子化で
６サンプル、１２ビット量子化で８サンプルのデータと
なる。 【００３０】また、図５によれば、１フレーム中のＰＣ
Ｍデータは、量子化ビット数１６及び１２ビットにおい
ても、同一ビット数，同一シンボル数である。誤り検出
コード３ａ1は、同一トラックｔ1のＰＣＭデータｗ
（１，ｊ）（ｊ＝１〜１２）から生成するものであっ
て、ＣＲＣ符号１６ビットを付加する。他のトラックｔ
2〜ｔ20においても、同様に、誤り検出コードを生成付
加する。従って、量子化ビット数が異なっても、誤り検
出コード生成及び復号方法は変わらず、共通に使用する
ことができる。 【００３１】さらに、誤り訂正コードＰ1（ｊ），Ｐ
2（ｊ），Ｐ3（ｊ），Ｐ4（ｊ）（ｊ＝１〜１２）は下
記に示す４つの式からなる式（３）のように、トラック
方向の各シンボルにより、リード・ソロモン符号を生成
するものである。 【００３２】 Iw(1,j)+Iw(2,j)+… +Iw(16,j)+IP1(j)+IP2(j)+IP3(j)+IP4(j)=0 T19w(1,j)+T18w(1,j)+… +T4w(16,j)+T3P1(j)+T2P2(j)+TP3(j)+IP4=0 T38w(1,j)+T36w(1,j)+… +T8w(16,j)+T6P1(j)+T4P2(j)+T2P3(j)+IP4(j)=0 T57w(1,j)+T54w(1,j)+… +T12w(16,j)+T9P1(j)+T6P2(j)+T3P3(j)+IP4(j)=0 …(３) ここで、ｊ＝１，２，…，１２、Ｉは恒等元、Ｔ，
Ｔ2，Ｔ3，…，Ｔ57はガロワ・フィールド（２8）の個
別的非ゼロ元であり、示された乗算・加算はガロワ・フ
ィールドで定義された動作である。 【００３３】従って、量子化ビット数が１６ビット、１
２ビットと異なっても、誤り訂正コードの生成復号方法
は変わらず、共通に使用することができる。 【００３４】また、１サンプル当り１２ビットのＰＣＭ
データに対しては、各サンプルを上位８ビットデータと
下位４ビットデータとに分割し、上位８ビットデータそ
れ自体で１シンボルとするが、下位４ビットデータにつ
いては、２つの異なるサンプルからは分割された２つの
下位４ビットデータを組み合わせて１シンボルとしてい
るため、かかるシンボルに訂正不能な誤りが生じたとき
には、この誤りの影響は下位４ビットデータにだけに生
ずる。サンプルの情報内容は主として上位ビットによっ
て支配されるから、２つの下位４ビットからなるシンボ
ルに訂正不能な誤りが生じても、これによってサンプル
の情報内容がほとんど影響されることがない。 【００３５】次に、図１及び図３〜図６に示した本発明
によるフレーム生成方式の生成回路の一具体例を、図１
に示したフレーム生成方式の場合を例にして、図７によ
り説明する。 【００３６】但し、同図において、５は１６ビットＡＤ
変換器であって、上位８ビットを５ｕに、下位８ビット
は４ビット毎に５ｌ１，５ｌ２に出力する。６ｕ，６ｌ
は８ビットのデータラッチであって、夫々クロック入力
６Ｃｕ，６Ｃｌによってデータをラッチする。７ｕ，７
ｌ及び１２はスリーステート・バッファであって、コン
トロール信号７Ｃｕ，７Ｃｌ，１２Ｃが“０”のとき、
出力モード、“１”のときハイ・インピーダンスモード
となる。８は８ビット入力２系統を切換え出力するマル
チプレクサであって、コントロール信号８Ｃが“０”の
とき８Ａ、“１”のとき８Ｂの信号を出力する。 【００３７】９はデータを記憶するＲＡＭ（ランダム・
アクセスメモリ）であって、８ビットのデータバス９Ａ
は各回路に接続され、また、マルチプレクサ８の入力８
Ｂには、データバス９Ａの上位４ビットを接続する。１
０はＲＡＭ９のアドレス及び書込み制御を行なうＲＡＭ
アドレス制御回路であって、１０Ａにアドレス、１０ｗ
に書込み制御パルスを夫々出力する。 【００３８】１１はリード・ソロモン符号の符号器であ
って、１１Ａに加わったデータ列を入力し、それに対す
るＰ1，Ｐ2，Ｐ3，Ｐ4の４シンボルのパリティを１１Ｂ
から出力する。１３は８ビット並列信号をシリアル信号
にするパラレル／シリアル変換器（以下、Ｐ／Ｓ変換器
という）であって、ラッチ信号１３Ｃによって８ビット
並列データをラッチし、ロード信号１３Ｌでラッチされ
たこの８ビットをロードし、シリアル信号に変換する。
１４はフレーム同期信号パターンのパターン発生器、１
６はデータ入力部１６Ａとフレーム同期信号パターン信
号１６Ｂを切換えるスイッチであって、切換制御信号１
６Ｃが“０”のとき１６Ａを選択し、“１”のとき１６
Ｂを選択する。１７は端子で、１５は上記各回路の制御
クロックを生成するクロック発生器であって、１５Ａは
ＡＤ変換５に加えるサンプリング周波数ｆｓのクロック
パルス、１５ＢはＲＡＭアドレス制御回路１０の基準ク
ロック（周波数fslot）、１５Ｃは符号器１１の入力デ
ータをラッチ演算するためのクロック、１５ＤはＰ／Ｓ
変換器１３，フレーム同期信号パターン発生器１４に加
える伝送ビットレートのクロック（周波数ｆt）であ
る。 【００３９】最初に、量子化ビット数１６ビットの場合
の第７図の動作を説明する。 【００４０】マルチプレクサ８のコントロール信号８Ｃ
は“０”レベルに固定し、入力８Ａに接続されたＡＤ変
換器５の下位８ビット信号５ｌ1，５ｌ2をラッチ６ｌに
伝える。また、ＡＤ変換器５の上位８ビット信号５ｕは
ラッチ６ｕに加わる。従って、量子化ビット１６ビット
のデータはクロック６Ｃｕ，６Ｃｌに従って、ラッチ６
ｕ，６ｌに格納される。 【００４１】このラッチ６ｕ，６ｌの出力はスリーステ
ート・バッファ７ｕ，７ｌに加わり、コントロール信号
７Ｃｕ，７Ｃｌを順次時分割で“０”レベルとし、ＲＡ
Ｍ９のデータバス９Ａに８ビット毎にデータを供給す
る。このデータをＲＡＭ９は、ＲＡＭアドレス制御回路
１０で生成されたアドレス１０Ａと書込み制御パルス１
０Ｗに従って、格納する。このような処理をクロック発
生器１５で生成したパルス１５Ａのサンプリング周波数
ｆｓ毎に繰り返す。 【００４２】次に、ＲＡＭ９に格納された、ＡＤ変換器
５の出力データの処理を、図８のメモリマップを用いて
説明する。 【００４３】図８において、ＲＡＭ９は３つのブロック
Ａ，Ｂ，Ｂに別れ、 ＡＤ変換器５のデータ書込み処理 誤り検出訂正用のリード・ソロモン符号Ｐ1〜Ｐ4の生
成処理 シリアルデータ出力処理 の３つの処理を順次行なう。 【００４４】即ち、次のような処理となる。ブロックＡ
でＡＤ変換器５のデータ書込み処理を行なっていると
き、ブロックＢでは、Ｐ1〜Ｐ4の生成処理を行ない、ブ
ロックＣでは、データ出力処理を行なう。次に、上記処
理が完了したら、ブロックＡでは、先に取込んだＡＤ変
換器５のデータに対し、Ｐ1〜Ｐ4の生成処理を行ない、
ブロックＢでは、Ｐ1〜Ｐ4の生成が完了したデータをデ
ータ出力処理する。ブロックＣは出力し終えたデータで
あることから、新たなＡＤ変換器５のデータ書込み処理
を行なう。このように、ブロックＡ，Ｂ，Ｃは順次上記
３つの処理を行ない、シリアル信号となって出力され
る。 【００４５】さて、図８に示すように、ブロックＡに格
納されたＡＤ変換器５の出力データ６サンプルｗ1，ｗ2
……，ｗ12は、次に、誤り検出訂正用の符号Ｐ1〜Ｐ4を
生成するために、図７の符号器１１の入力１１Ａに送り
出される。符号Ｐ1〜Ｐ4は出力１１Ｂから、スリーステ
ート・バッファ１２を介して、ＲＡＭ９に書き込まれ
る。 【００４６】このようにして得されたデータ及び符号Ｐ
1〜Ｐ4は、８ビット並列信号データであることから、シ
リアルデータ出力を得るために、Ｐ／Ｓ変換器１３にラ
ッチされる。Ｐ／Ｓ変換器１３では、クロック発生器１
５から供給される伝送ビットレームのクロック１５Ｄに
同期して、８ビット単位にシリアルデータに変換し、ス
イッチ１６に送り出す。スイッチ１６では、Ｐ／Ｓ変換
器１３から送り出されたｗ1，ｗ2，ｗ3，……，ｗ12，
Ｐ1，Ｐ2，Ｐ3，Ｐ4のシリアルデータの先頭にフレーム
同期信号パターンを付加し、最終出力データとして、端
子１７に送り出す。 【００４７】以上の動作により、１６ビット量子化のＰ
ＣＭデータは、図１（ａ）で示すフレーム生成を行なう
ことができる。 【００４８】次に、量子化ビット数１２ビットの場合の
図７の動作を説明する。 【００４９】ＡＤ変換器５は、１２ビット１サンプルを
１６ビット出力信号のうちの上位１２ビット５ｕ，５ｌ
1として出力する。マルチプレクサ８のコントロール信
号８Ｃは、ＡＤ変換器５の出力がサンプル１のとき
“０”レベル，サンプル２のとき“１”レベル，サンプ
ル３のとき“０”，…のように、サンプル毎に“０”，
“１”を繰り返す信号を加える。従って、マルチプレク
サ８は、サンプル１のとき、ＡＤ変換器５の出力５
ｌ1，５ｌ2を選択してラッチ６ｌに供給し、サンプル２
のときには、ＲＡＭ９のデータバス９Ａの上位４ビット
であるサンプル１のときのＡＤ変換器５の出力５ｌ1と
サンプル２のＡＤ変換器５の出力５ｌ1を選択してラッ
チ６ｌに供給する。 【００５０】このとき、ＲＡＭ９に書き込まれるデータ
を第９図のメモリマップを用いて説明する。 【００５１】サンプル１では、ラッチ６ｕ，６ｌにＡＤ
変換器５の出力がそのままラッチされる。従って、ＲＡ
Ｍ９のブロックＡ／アドレス０には、サンプル１のとき
のＡＤ変換器５の出力の上位８ビット５ｕが格納され、
アドレス１には、同じく下位８ビット５ｌ1，５ｌ2が格
納される。 【００５２】次に、サンプル２をラッチ６ｕ，６ｌに格
納するとき、ＲＡＭ９は、ＲＡＭアドレス制御回路１０
により、前回アドレス１に格納したサンプル１でのＡＤ
変換器５の出力の下位８ビット５ｌ1，５ｌ2をデータバ
ス９Ａに出力する。従って、ラッチ６ｌに格納されるデ
ータは、マルチプレクサ８により、上位４ビットがサン
プル１の下位４ビット（５ｌ1）で、下位４ビットがサ
ンプル２の下位４ビット（５ｌ1）である。このラッチ
６ｌのデータをＲＡＭ９のアドレス１に再度書き込み、
ラッチ６ｕのサンプル２での上位８ビットデータをアド
レス２に書き込む。 【００５３】このように、マルチプレクサ８のコントロ
ール信号８Ｃが“１”のとき、ＲＡＭ９が前回格納した
サンプルの下位８ビットを出力し、再度ＲＡＭ９に書き
込むことによって、図９に示すように、１サンプル１２
ビットで８サンプルのデータをブロックＡに格納するこ
とができる。このようにして得たデータは、１６ビット
量子化の場合と同じデータ数であることから、図８で述
べたと同様に、Ｐ1〜Ｐ4の符号生成処理、データ出力処
理を行ない、図１（ｂ）で示すフレーム生成を行なうこ
とができる。 【００５４】 【発明の効果】以上説明したように、本発明によれば、
量子化ビットの異なるサンプルデータを、同一のフレー
ム構成とし、冗長度を変えることなく記録再生でき、か
つ、誤り検出訂正コードを同一の回路構成で生成・復号
できることから、回路規模の増加が少ないという効果が
ある。
び記録再生時のフレーム生成に係り、特に、量子化ビッ
ト数の異なるＰＣＭデータを同一記録再生回路でエンコ
ード・デコードするのに好適なフレーム生成方式に関す
るものである。 【０００２】 【従来の技術】近年、オーディオ信号の記録再生方式
で、アナログ信号を一旦ディジタル信号に変換して行な
うＰＣＭ方式が民生用機器にまで採用され始めている。
これは、従来のアナログ信号の記録再生に比べて超忠実
再生が行なえるためであって、今後、さらに広く採用さ
れる方向にある。 【０００３】ＰＣＭデータを記録再生するには、ディジ
タル信号データをフレーム構成として行なっている。図
２に量子化ビット数１６ビットの場合のフレーム構成例
を示し、１はフレーム同期信号パターン、２はＰＣＭデ
ータ、３は誤り検出訂正コードである。 【０００４】ＰＣＭデータ２は、量子化ビット数１６ビ
ットの１サンプルデータを８個集めた１２８ビットのデ
ータである。また、誤り検出訂正コード３は、ＰＣＭデ
ータ２の１２８ビットを８ビット（１シンボル）を単位
に、例えば、リード・ソロモン符号の演算を行ない、２
シンボル付加したものである。さらに、ＰＣＭデータ２
の先頭にフレーム同期信号パターン１が付加される。こ
のようなフレーム構成をエンコーダ回路で生成し、記録
媒体である磁気テープなどに記録する。再生側では、再
生信号からフレーム同期信号パターン１を検出してフレ
ーム単位で誤り検出訂正動作を行ない、ＰＣＭデータを
再生する。 【０００５】このように量子化ビット数１６ビットに対
し、フレーム構成を決定した場合、異なった量子化ビッ
ト数（例えば、１２ビット）のＰＣＭデータを記録再生
するには、１サンプル１２ビットにＰＣＭデータ以外の
４ビットのデータを付加し、１６ビットの形状として記
録再生する必要がある。 【０００６】しかし、ＰＣＭデータを記録再生するとい
う目的に対し、上記で付加した４ビットは何の働きもせ
ず、冗長度が上がり、非常に効率が悪い。また、この効
率の悪さを改善するために、１２ビット量子化のＰＣＭ
データに対するフレーム構成を新たに生成する量子化ビ
ット数１２ビットの１サンプルデータを８個集めた９６
ビットのデータが１フレームのデータビット数となる。
従って、１２ビット量子化データを記録、再生するため
のエンコーダ回路とデコーダ回路の構成は、１６ビット
量子化に対し、フレームのビット数が１２８ビットから
９６ビットと異なることから、別の構成となる。即ち、
２つの異なった量子化ビット数の記録再生を行なうに
は、２つの回路システムが必要となり、回路規模が増加
するという問題がある。 【０００７】本発明の目的は、かかる問題を解消し、量
子化ビット数の異なるＰＣＭデータを記録再生する時に
おいて、回路規模の増加が少なく、冗長度の変わらない
ＰＣＭデータのフレーム生成方式を提供することにあ
る。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、１サンプル当り１２ビットで構成される
ＰＣＭデータを伝送，記録または再生するに際し、各サ
ンプルを上位８ビットデータと下位４ビットデータとに
分割し、隣合う２サンプル毎に、夫々のサンプルから分
割された２つの上位８ビットデータは夫々そのまま１シ
ンボルとし、夫々のサンプルから分割された２つの下位
４ビットデータは組合せて１シンボルとして、３シンボ
ルを得、所定数の該シンボルからなるデジタルデータに
対し誤り検出及び訂正コードを付加して１フレームを構
成する。 【０００９】また、本発明は、１サンプル当り１２ビッ
トで構成されるＰＣＭデータを伝送，記録または再生す
るに際しては、各サンプルを上位８ビットデータと下位
４ビットデータとに分割し、隣合う２サンプル毎に、夫
々の該サンプルから分割された２つの上位８ビットデー
タは夫々そのまま１シンボルとし、夫々の該サンプルか
ら分割された２つの下位４ビットデータは組合せて１シ
ンボルとして、３シンボルを得、１サンプル当り１６ビ
ットで構成されるＰＣＭデータを伝送，記録または再生
するに際しては、各サンプルを２つの８ビットデータに
分割して夫々そのまま１シンボルとし、１サンプルの量
子化ビット数が上記１２ビット、１６ビットのいずれで
あっても、同一の所定数の該シンボルからなるデジタル
データに対し誤り検出及び訂正コードを付加して１フレ
ームを構成する。 【００１０】 【作用】ＰＣＭデータが１サンプルあたり１２ビット構
成の場合、各サンプルを上位８ビットと下位４ビットと
に分割し、上位８ビットデータはそのまま１シンボルと
し、また、隣あう２つのサンプルの分割された下位４ビ
ットを組み合わせて１シンボルとすることにより、ＰＣ
Ｍデータを１サンプルとは異なるビット数のシンボルを
単位としたフレーム構成とすることができる。 【００１１】また、ＰＣＭデータが１サンプルあたり１
２ビット構成の場合、各サンプルを上位８ビットと下位
４ビットとに分割し、上位８ビットデータはそのまま１
シンボルとし、また、隣あう２つのサンプルの分割され
た下位４ビットを組み合わせて１シンボルとし、ＰＣＭ
データが１サンプルあたり１６ビット構成の場合、各サ
ンプルを上位８ビットと下位８ビットとに分割し、夫々
をそのまま１シンボルとすることにより、１サンプル当
たりのビット数が異なるＰＣＭデータを、同一フレーム
構成とすることができ、誤り検出訂正コードも一定のビ
ット数からなるシンボルを単位に生成付加することがで
きて、冗長度を変えず回路規模の増加が少ないようにフ
レーム生成を行なうことができる。 【００１２】 【実施例】以下、本発明の実施例を、２つの異なる量子
化ビット数の具体的値として１６ビット，１２ビットの
場合を例にして、図面により説明する。 【００１３】図３は本発明によるＰＣＭデータのフレー
ム生成方式の実施例の基本原理を示す図であって、図３
（ａ）は量子化ビット数１６ビットのフレーム構成を示
し、図３（ｂ）は量子化ビット数１２ビットのフレーム
構成を示しており、１ａ，１ｂはフレーム同期信号パタ
ーン１２ビット、２ａ，２ｂはＰＣＭデータ、３ａ，３
ｂは誤り検出訂正コードである。 【００１４】図３（ａ），（ｂ）において、ＰＣＭデー
タ２ａ，２ｂのビット数は、量子化ビット数１６，１２
の公倍数９６ビットである。従って、１６ビット量子化
のサンプル数は６サンプル、１２ビット量子化のサンプ
ル数は８サンプルのデータが１フレームのＰＣＭデータ
となる。誤り検出訂正コード３ａ，３ｂは、ＰＣＭデー
タ２ａ，２ｂのビット数が９６ビットであることから、
同一の誤り検出訂正コードの演算処理によって付加する
ことができる。ここでは、誤り検出コードとして、１６
ビットのＣＲＣ符号を付加した。 【００１５】従って、この実施例によれば、量子化ビッ
ト数の異なるＰＣＭデータを、図３に示すように、同一
のフレーム構成とすることができる。これにより、１フ
レームの総ビット数が１２４ビットと共通であることか
ら、量子化ビット数の異なる場合においても、冗長度が
一定で、誤り検出コードの生成及び復号回路を共通化す
ることができ、回路規模の増加が少ないという効果があ
る。 【００１６】誤り検出訂正コードを生成するためには、
ＰＣＭデータをあるビット数の区切ったシンボルを単位
に演算して符号を求める方法（例えば、リード・ソロモ
ン符号）がある。 【００１７】図４は、異なる量子化ビット数１６ビッ
ト、１２ビットのとき、１シンボルのビット数を２つの
量子化ビット数の公約数である４ビットとし、誤り検出
訂正コードを２シンボル生成付加する本発明によるＰＣ
Ｍデータのフレーム生成方式の実施例の他の基本原理を
示す図であって、図４（ａ）は量子化ビット数１６ビッ
トのフレーム構成、図４（ｂ）は量子化ビット数１２ビ
ットのフレーム構成であり、ｗ1，ｗ2，……，ｗ12はＰ
ＣＭデータ２ａ，２ｂの各シンボルを示し、Ｐ1，Ｐ2は
誤り検出訂正コード３ａ，３ｂのシンボルを示し、図３
に対応する部分には同一符号をつけている。 【００１８】ＰＣＭデータ２ａは、１６ビット量子化の
サンプル３個で１フレームのデータを構成し、ＰＣＭデ
ータ２ｂは、１２ビット量子化のサンプル４個で１フレ
ームのデータを構成する。従って、１６ビット量子化１
サンプルは４個のシンボルに分割し、１２ビット量子化
１サンプルは３個のシンボルに分割することになる。 【００１９】誤り検出訂正コードのシンボルＰ0，Ｐ
1は、以下に示す２つの式からなる式（１）によるリー
ド・ソロモン符号である。 【００２０】Iw1+Iw2+Iw3+……+Iw12+IP1+IP1=0 T13w1+T12w2+T11w3+…+T2w12+TP1+TP2=0 …(１) なお、ここでは、Ｉは恒等元であり、Ｔ，Ｔ2，Ｔ3…Ｔ
13はガロワ・フィールド（２4）の個別的非ゼロ元であ
り、示された乗算，加算は、ガロワ・フィールドで定義
された動作である。 【００２１】従って、図４によれば、量子化ビット数が
異なっても、その公約数のビット数でシンボルに分割す
れば、１フレームのシンボル数が同一となり、同一の演
算回路による誤り検出訂正コードの生成及び復号を行な
うことができる。 【００２２】図１は、異なる量子化ビット数１６ビッ
ト，１２ビットのとき、１フレームのＰＣＭデータビッ
ト数を割り切ることのできる８ビットを１シンボルのビ
ット数とし、誤り検出訂正コードを４シンボル生成付加
する本発明によるＰＣＭデータにフレーム生成方式の一
実施例を示したものであって、図１（ａ）は量子化ビッ
ト数１６ビットのフレーム構成、図１（ｂ）は量子化ビ
ット数１２ビットのフレーム構成である。 【００２３】ＰＣＭデータ２ａは量子化１６ビットのサ
ンプルを６個集めたデータであって、ＰＣＭデータ２ｂ
は量子化１２ビットのサンプルを８個集めたデータであ
る。これを８ビット１シンボルとして分割すると、ＰＣ
Ｍデータ２ａは、１サンプルのデータ１６ビットを２シ
ンボルに分割し、シンボルｗ1，ｗ2，…，ｗ12で構成す
る。一方、ＰＣＭデータ２ｂは１サンプルのデータ１２
ビットを８ビット１シンボルと４ビットとに分割し、こ
の４ビットは隣のサンプルから生じた４ビットと合わせ
て１シンボルとし、シンボルｗ1，ｗ2，…，ｗ12で構成
する。 【００２４】誤り検出訂正コードのシンボルＰ1，Ｐ2，
Ｐ3，Ｐ4は、以下に示す４つの式からなる式（２）によ
るリード・ソロモン符号である。 【００２５】 Iw1+Iw2+Iw3+…+Iw12+IP1+IP2+IP3+IP4=0 T15w1+T14w2+T13w3+…+T4w12+T3P1+T2P2＋TP3+IP4=0 T30w1+T28w2+T26w3+…+T8w12+T6P1+T4P2+T2P3+IP4=0 T45w1+T42w2+T39w3+…+T12w12+T9P1+T6P2+T3P3+IP4=0 …(２) （ここで、Ｉは恒等元、Ｔ，Ｔ2，Ｔ3，…，Ｔ45はガロ
ワ・フィールド（２8）の個別的非ゼロ元であり、示さ
れた乗算，加算はガロワ・フィールドで定義された動作
である。）従って、図１（ａ），（ｂ）で示すように、
１フレームのＰＣＭデータ２ａ，２ｂのシンボル数が同
一であることから、量子化ビット数によらず、同じ演算
回路で誤り検出訂正コードを生成及び復号することがで
きる。 【００２６】また、この実施例によれば、１シンボルを
８ビットで構成したことにより、式（２）のＴ，Ｔ2，
Ｔ3，…，Ｔ45の個別的非ゼロ元が多くあり、図４に比
べて誤り検出訂正コードのシンボル数を増加させること
ができる。 【００２７】図５はＰＣＭデータを磁気テープ上に２０
本のマルチトラックで記録する本発明の実施例を示した
ものであり、４は磁気テープ、ｔ1〜ｔ20は磁気テープ
４上に記録されたデータのトラック、１ａ1〜１ａ
20は、フレーム同期信号パターン、３ａ1〜３ａ20は誤
り検出コード、ｗ（ｉ，ｊ）は１シンボルのデータ８ビ
ットであって、ｉはトラック方向の番号でｉ＝１，２，
…，１６、ｊは走行方向の番号でｊ＝１，２，…，１
２、Ｐ1（ｊ），Ｐ2（ｊ），Ｐ3（ｊ）Ｐ4（ｊ）は誤り
訂正コードのシンボルであって、ｊは送行方向の番号で
ｊ＝１，２，…，１２である。 【００２８】図６に量子化ビット数の異なる１６ビッ
ト、１２ビットのサンプルデータをシンボルに分割した
状態を示す。図６（ａ）の１サンプル１６ビットは、上
位８ビット、下位８ビットの２シンボルに分割する。ま
た、図６（ｂ）の１サンプル１２ビットは、上位８ビッ
ト、下位４ビットに分割し、隣のサンプルの下位４ビッ
トと合わせて１シンボルとしている。 【００２９】このように、図６で示すシンボル分割によ
り、図５の各トラックのシンボル数が１２であることか
ら、トラック当りのサンプル数は、１６ビット量子化で
６サンプル、１２ビット量子化で８サンプルのデータと
なる。 【００３０】また、図５によれば、１フレーム中のＰＣ
Ｍデータは、量子化ビット数１６及び１２ビットにおい
ても、同一ビット数，同一シンボル数である。誤り検出
コード３ａ1は、同一トラックｔ1のＰＣＭデータｗ
（１，ｊ）（ｊ＝１〜１２）から生成するものであっ
て、ＣＲＣ符号１６ビットを付加する。他のトラックｔ
2〜ｔ20においても、同様に、誤り検出コードを生成付
加する。従って、量子化ビット数が異なっても、誤り検
出コード生成及び復号方法は変わらず、共通に使用する
ことができる。 【００３１】さらに、誤り訂正コードＰ1（ｊ），Ｐ
2（ｊ），Ｐ3（ｊ），Ｐ4（ｊ）（ｊ＝１〜１２）は下
記に示す４つの式からなる式（３）のように、トラック
方向の各シンボルにより、リード・ソロモン符号を生成
するものである。 【００３２】 Iw(1,j)+Iw(2,j)+… +Iw(16,j)+IP1(j)+IP2(j)+IP3(j)+IP4(j)=0 T19w(1,j)+T18w(1,j)+… +T4w(16,j)+T3P1(j)+T2P2(j)+TP3(j)+IP4=0 T38w(1,j)+T36w(1,j)+… +T8w(16,j)+T6P1(j)+T4P2(j)+T2P3(j)+IP4(j)=0 T57w(1,j)+T54w(1,j)+… +T12w(16,j)+T9P1(j)+T6P2(j)+T3P3(j)+IP4(j)=0 …(３) ここで、ｊ＝１，２，…，１２、Ｉは恒等元、Ｔ，
Ｔ2，Ｔ3，…，Ｔ57はガロワ・フィールド（２8）の個
別的非ゼロ元であり、示された乗算・加算はガロワ・フ
ィールドで定義された動作である。 【００３３】従って、量子化ビット数が１６ビット、１
２ビットと異なっても、誤り訂正コードの生成復号方法
は変わらず、共通に使用することができる。 【００３４】また、１サンプル当り１２ビットのＰＣＭ
データに対しては、各サンプルを上位８ビットデータと
下位４ビットデータとに分割し、上位８ビットデータそ
れ自体で１シンボルとするが、下位４ビットデータにつ
いては、２つの異なるサンプルからは分割された２つの
下位４ビットデータを組み合わせて１シンボルとしてい
るため、かかるシンボルに訂正不能な誤りが生じたとき
には、この誤りの影響は下位４ビットデータにだけに生
ずる。サンプルの情報内容は主として上位ビットによっ
て支配されるから、２つの下位４ビットからなるシンボ
ルに訂正不能な誤りが生じても、これによってサンプル
の情報内容がほとんど影響されることがない。 【００３５】次に、図１及び図３〜図６に示した本発明
によるフレーム生成方式の生成回路の一具体例を、図１
に示したフレーム生成方式の場合を例にして、図７によ
り説明する。 【００３６】但し、同図において、５は１６ビットＡＤ
変換器であって、上位８ビットを５ｕに、下位８ビット
は４ビット毎に５ｌ１，５ｌ２に出力する。６ｕ，６ｌ
は８ビットのデータラッチであって、夫々クロック入力
６Ｃｕ，６Ｃｌによってデータをラッチする。７ｕ，７
ｌ及び１２はスリーステート・バッファであって、コン
トロール信号７Ｃｕ，７Ｃｌ，１２Ｃが“０”のとき、
出力モード、“１”のときハイ・インピーダンスモード
となる。８は８ビット入力２系統を切換え出力するマル
チプレクサであって、コントロール信号８Ｃが“０”の
とき８Ａ、“１”のとき８Ｂの信号を出力する。 【００３７】９はデータを記憶するＲＡＭ（ランダム・
アクセスメモリ）であって、８ビットのデータバス９Ａ
は各回路に接続され、また、マルチプレクサ８の入力８
Ｂには、データバス９Ａの上位４ビットを接続する。１
０はＲＡＭ９のアドレス及び書込み制御を行なうＲＡＭ
アドレス制御回路であって、１０Ａにアドレス、１０ｗ
に書込み制御パルスを夫々出力する。 【００３８】１１はリード・ソロモン符号の符号器であ
って、１１Ａに加わったデータ列を入力し、それに対す
るＰ1，Ｐ2，Ｐ3，Ｐ4の４シンボルのパリティを１１Ｂ
から出力する。１３は８ビット並列信号をシリアル信号
にするパラレル／シリアル変換器（以下、Ｐ／Ｓ変換器
という）であって、ラッチ信号１３Ｃによって８ビット
並列データをラッチし、ロード信号１３Ｌでラッチされ
たこの８ビットをロードし、シリアル信号に変換する。
１４はフレーム同期信号パターンのパターン発生器、１
６はデータ入力部１６Ａとフレーム同期信号パターン信
号１６Ｂを切換えるスイッチであって、切換制御信号１
６Ｃが“０”のとき１６Ａを選択し、“１”のとき１６
Ｂを選択する。１７は端子で、１５は上記各回路の制御
クロックを生成するクロック発生器であって、１５Ａは
ＡＤ変換５に加えるサンプリング周波数ｆｓのクロック
パルス、１５ＢはＲＡＭアドレス制御回路１０の基準ク
ロック（周波数fslot）、１５Ｃは符号器１１の入力デ
ータをラッチ演算するためのクロック、１５ＤはＰ／Ｓ
変換器１３，フレーム同期信号パターン発生器１４に加
える伝送ビットレートのクロック（周波数ｆt）であ
る。 【００３９】最初に、量子化ビット数１６ビットの場合
の第７図の動作を説明する。 【００４０】マルチプレクサ８のコントロール信号８Ｃ
は“０”レベルに固定し、入力８Ａに接続されたＡＤ変
換器５の下位８ビット信号５ｌ1，５ｌ2をラッチ６ｌに
伝える。また、ＡＤ変換器５の上位８ビット信号５ｕは
ラッチ６ｕに加わる。従って、量子化ビット１６ビット
のデータはクロック６Ｃｕ，６Ｃｌに従って、ラッチ６
ｕ，６ｌに格納される。 【００４１】このラッチ６ｕ，６ｌの出力はスリーステ
ート・バッファ７ｕ，７ｌに加わり、コントロール信号
７Ｃｕ，７Ｃｌを順次時分割で“０”レベルとし、ＲＡ
Ｍ９のデータバス９Ａに８ビット毎にデータを供給す
る。このデータをＲＡＭ９は、ＲＡＭアドレス制御回路
１０で生成されたアドレス１０Ａと書込み制御パルス１
０Ｗに従って、格納する。このような処理をクロック発
生器１５で生成したパルス１５Ａのサンプリング周波数
ｆｓ毎に繰り返す。 【００４２】次に、ＲＡＭ９に格納された、ＡＤ変換器
５の出力データの処理を、図８のメモリマップを用いて
説明する。 【００４３】図８において、ＲＡＭ９は３つのブロック
Ａ，Ｂ，Ｂに別れ、 ＡＤ変換器５のデータ書込み処理 誤り検出訂正用のリード・ソロモン符号Ｐ1〜Ｐ4の生
成処理 シリアルデータ出力処理 の３つの処理を順次行なう。 【００４４】即ち、次のような処理となる。ブロックＡ
でＡＤ変換器５のデータ書込み処理を行なっていると
き、ブロックＢでは、Ｐ1〜Ｐ4の生成処理を行ない、ブ
ロックＣでは、データ出力処理を行なう。次に、上記処
理が完了したら、ブロックＡでは、先に取込んだＡＤ変
換器５のデータに対し、Ｐ1〜Ｐ4の生成処理を行ない、
ブロックＢでは、Ｐ1〜Ｐ4の生成が完了したデータをデ
ータ出力処理する。ブロックＣは出力し終えたデータで
あることから、新たなＡＤ変換器５のデータ書込み処理
を行なう。このように、ブロックＡ，Ｂ，Ｃは順次上記
３つの処理を行ない、シリアル信号となって出力され
る。 【００４５】さて、図８に示すように、ブロックＡに格
納されたＡＤ変換器５の出力データ６サンプルｗ1，ｗ2
……，ｗ12は、次に、誤り検出訂正用の符号Ｐ1〜Ｐ4を
生成するために、図７の符号器１１の入力１１Ａに送り
出される。符号Ｐ1〜Ｐ4は出力１１Ｂから、スリーステ
ート・バッファ１２を介して、ＲＡＭ９に書き込まれ
る。 【００４６】このようにして得されたデータ及び符号Ｐ
1〜Ｐ4は、８ビット並列信号データであることから、シ
リアルデータ出力を得るために、Ｐ／Ｓ変換器１３にラ
ッチされる。Ｐ／Ｓ変換器１３では、クロック発生器１
５から供給される伝送ビットレームのクロック１５Ｄに
同期して、８ビット単位にシリアルデータに変換し、ス
イッチ１６に送り出す。スイッチ１６では、Ｐ／Ｓ変換
器１３から送り出されたｗ1，ｗ2，ｗ3，……，ｗ12，
Ｐ1，Ｐ2，Ｐ3，Ｐ4のシリアルデータの先頭にフレーム
同期信号パターンを付加し、最終出力データとして、端
子１７に送り出す。 【００４７】以上の動作により、１６ビット量子化のＰ
ＣＭデータは、図１（ａ）で示すフレーム生成を行なう
ことができる。 【００４８】次に、量子化ビット数１２ビットの場合の
図７の動作を説明する。 【００４９】ＡＤ変換器５は、１２ビット１サンプルを
１６ビット出力信号のうちの上位１２ビット５ｕ，５ｌ
1として出力する。マルチプレクサ８のコントロール信
号８Ｃは、ＡＤ変換器５の出力がサンプル１のとき
“０”レベル，サンプル２のとき“１”レベル，サンプ
ル３のとき“０”，…のように、サンプル毎に“０”，
“１”を繰り返す信号を加える。従って、マルチプレク
サ８は、サンプル１のとき、ＡＤ変換器５の出力５
ｌ1，５ｌ2を選択してラッチ６ｌに供給し、サンプル２
のときには、ＲＡＭ９のデータバス９Ａの上位４ビット
であるサンプル１のときのＡＤ変換器５の出力５ｌ1と
サンプル２のＡＤ変換器５の出力５ｌ1を選択してラッ
チ６ｌに供給する。 【００５０】このとき、ＲＡＭ９に書き込まれるデータ
を第９図のメモリマップを用いて説明する。 【００５１】サンプル１では、ラッチ６ｕ，６ｌにＡＤ
変換器５の出力がそのままラッチされる。従って、ＲＡ
Ｍ９のブロックＡ／アドレス０には、サンプル１のとき
のＡＤ変換器５の出力の上位８ビット５ｕが格納され、
アドレス１には、同じく下位８ビット５ｌ1，５ｌ2が格
納される。 【００５２】次に、サンプル２をラッチ６ｕ，６ｌに格
納するとき、ＲＡＭ９は、ＲＡＭアドレス制御回路１０
により、前回アドレス１に格納したサンプル１でのＡＤ
変換器５の出力の下位８ビット５ｌ1，５ｌ2をデータバ
ス９Ａに出力する。従って、ラッチ６ｌに格納されるデ
ータは、マルチプレクサ８により、上位４ビットがサン
プル１の下位４ビット（５ｌ1）で、下位４ビットがサ
ンプル２の下位４ビット（５ｌ1）である。このラッチ
６ｌのデータをＲＡＭ９のアドレス１に再度書き込み、
ラッチ６ｕのサンプル２での上位８ビットデータをアド
レス２に書き込む。 【００５３】このように、マルチプレクサ８のコントロ
ール信号８Ｃが“１”のとき、ＲＡＭ９が前回格納した
サンプルの下位８ビットを出力し、再度ＲＡＭ９に書き
込むことによって、図９に示すように、１サンプル１２
ビットで８サンプルのデータをブロックＡに格納するこ
とができる。このようにして得たデータは、１６ビット
量子化の場合と同じデータ数であることから、図８で述
べたと同様に、Ｐ1〜Ｐ4の符号生成処理、データ出力処
理を行ない、図１（ｂ）で示すフレーム生成を行なうこ
とができる。 【００５４】 【発明の効果】以上説明したように、本発明によれば、
量子化ビットの異なるサンプルデータを、同一のフレー
ム構成とし、冗長度を変えることなく記録再生でき、か
つ、誤り検出訂正コードを同一の回路構成で生成・復号
できることから、回路規模の増加が少ないという効果が
ある。
【図面の簡単な説明】
【図１】本発明によるＰＣＭデータのフレーム方式の一
実施例を示す図である。 【図２】従来のＰＣＭデータのフレーム方式の一例を示
す図である。 【図３】本発明によるＰＣＭデータのフレーム方式の実
施例の一基本原理を示す図である。 【図４】本発明によるＰＣＭデータのフレーム方式の実
施例の他の基本原理を示す図である。 【図５】本発明によるＰＣＭデータのフレーム方式に基
づいてＰＣＭデータを磁気テープのマルチトラックに記
録する場合のフレーム構成を示す図である。 【図６】量子化ビット数が異なるサンプルデータを本発
明に従ってシンボルを分割した状態を示す図である。 【図７】本発明のＰＣＭデータのフレーム生成方式を適
用したフレーム生成回路の一具体例を示すブロック図で
ある。 【図８】図７におけるＲＡＭメモリマップの一具体例を
示す図である。 【図９】図７に示した具体例の動作を説明するための図
である。 【符号の説明】 １，１ａ，１ｂ フレーム同期信号パターン ２，２ａ，２ｂ ＰＣＭデータ ３，３ａ，３ｂ 誤り検出・訂正コード
実施例を示す図である。 【図２】従来のＰＣＭデータのフレーム方式の一例を示
す図である。 【図３】本発明によるＰＣＭデータのフレーム方式の実
施例の一基本原理を示す図である。 【図４】本発明によるＰＣＭデータのフレーム方式の実
施例の他の基本原理を示す図である。 【図５】本発明によるＰＣＭデータのフレーム方式に基
づいてＰＣＭデータを磁気テープのマルチトラックに記
録する場合のフレーム構成を示す図である。 【図６】量子化ビット数が異なるサンプルデータを本発
明に従ってシンボルを分割した状態を示す図である。 【図７】本発明のＰＣＭデータのフレーム生成方式を適
用したフレーム生成回路の一具体例を示すブロック図で
ある。 【図８】図７におけるＲＡＭメモリマップの一具体例を
示す図である。 【図９】図７に示した具体例の動作を説明するための図
である。 【符号の説明】 １，１ａ，１ｂ フレーム同期信号パターン ２，２ａ，２ｂ ＰＣＭデータ ３，３ａ，３ｂ 誤り検出・訂正コード
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 荒井 孝雄
神奈川県横浜市戸塚区吉田町292番地
株式会社 日立製作所 家電研究所内
(56)参考文献 特開 昭54−21210（ＪＰ，Ａ)
特開 昭54−117604（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．１サンプル当り１２ビットで構成されるＰＣＭデー
タを伝送，記録または再生するに際し、 各サンプルを上位８ビットデータと下位４ビットデータ
とに分割し、 隣合う２サンプル毎に、夫々のサンプルから分割された
２つの上位８ビットデータは夫々そのまま１シンボルと
し、夫々のサンプルから分割された２つの下位４ビット
データは組合せて１シンボルとして、３シンボルを得、 所定数の該シンボルからなるデジタルデータに対し誤り
検出及び訂正コードを付加して１フレームを構成するこ
とを特徴とするＰＣＭデータのフレーム生成方式。 ２．１サンプル当り１２ビットで構成されるＰＣＭデー
タを伝送，記録または再生するに際しては、 各サンプルを上位８ビットデータと下位４ビットデータ
とに分割し、 隣合う２サンプル毎に、夫々の該サンプルから分割され
た２つの上位８ビットデータは夫々そのまま１シンボル
とし、夫々の該サンプルから分割された２つの下位４ビ
ットデータは組合せて１シンボルとして、３シンボルを
得、 １サンプル当り１６ビットで構成されるＰＣＭデータを
伝送，記録または再生するに際しては、 各サンプルを２つの８ビットデータに分割して夫々その
まま１シンボルとし、 １サンプルの量子化ビット数が上記１２ビット、１６ビ
ットのいずれであっても、同一の所定数の該シンボルか
らなるデジタルデータに対し誤り検出及び訂正コードを
付加して１フレームを構成することを特徴とするＰＣＭ
データのフレーム生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21472294A JP2612423B2 (ja) | 1994-09-08 | 1994-09-08 | Ｐｃｍデータのフレーム生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21472294A JP2612423B2 (ja) | 1994-09-08 | 1994-09-08 | Ｐｃｍデータのフレーム生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240071A JPH07240071A (ja) | 1995-09-12 |
| JP2612423B2 true JP2612423B2 (ja) | 1997-05-21 |
Family
ID=16660545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21472294A Expired - Lifetime JP2612423B2 (ja) | 1994-09-08 | 1994-09-08 | Ｐｃｍデータのフレーム生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612423B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3480777B2 (ja) * | 1996-03-15 | 2003-12-22 | パイオニア株式会社 | 情報記録装置及び情報記録方法並びに情報再生装置及び情報再生方法 |
-
1994
- 1994-09-08 JP JP21472294A patent/JP2612423B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07240071A (ja) | 1995-09-12 |
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