JP2594314B2 - データ構造変換方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，パラレルデータをシリアルデータの形にし
て記録再生（伝送）し，ワード単位の誤り訂正処理を実
行する装置において，誤りデータによる支障を最小限と
する記録再生（伝送）装置におけるデータ構造変換方式
に関するものである。

〔発明の概要〕

ディジタルデータを記録再生または，伝送する装置に
は，その記録再生（伝送）をシリアルデータとして扱う
装置が多く，通常，ワード構造のパラレルデータをシリ
アルデータに変換したり，また，その逆にシリアルデー
タをワード構造のパラレルデータに戻すデータ構造変換
回路が含まれている。このような装置で扱うデータとし
てはワード内のビットの誤る位置により，その誤りによ
る支障が異なるようなデータがある。例えば映像信号や
音声信号をA/D変換し，上記装置のディジタルデータと
して扱うとワード内のMSB（Most Significant Bit）に
誤りが生じた場合よりはLSB（Least Significant Bit）
に誤りが生じた場合の方が，その支障は極めて軽くす
む。

ところで上記した装置におけるパラレルデータからシ
リアルデータへの変換は，従来第２図に示すように，パ
ラレルデータのバス構造D₀〜D_n-1（１ワードｎビットの
場合。）に従いD₀,D₁,……D_n-1またはD_n-1,D_n-2,……D₀
というように順にシリアルデータに変換されていた。こ
のため，シリアルデータ上のワードの区切りでは，必ず
MSBが存在する構造になっていた。

一般に，このような装置では記録再生（伝送）中にデ
ータに誤りが発生するが，その誤りは上記シリアルデー
タの状態の時に発生する。この誤りの発生の仕方には，
単一ビットにランダムに発生する場合の他に，ある箇所
で数ビット連続して発生する場合も多くある。このよう
な誤りを効率よく訂正するのに一般にワード単位の誤り
訂正処理回路が装置に含まれている。仮にワード構成が
８ビットのデータに対し,1ワード誤り訂正処理回路が含
まれていれば基本的に１〜８ビットの連続した誤りが訂
正可能となる。しかし，実際には，単なる２ビットの連
続した誤りでも第３図に示すようにｉワード目とｉ＋１
ワード目にワードわたりをして発生すると，すでに２ワ
ード誤りとみなされ訂正不可能な状態になる。特にこの
ような状態で訂正不可能になると，従来では，上記した
ようにワードの区切りでMSBが存在する構造になってい
るため，必ず，そのMSBが誤まることになり，その誤り
による支障は最大限の状態として現われていた。

以上のように従来技術では，訂正不能になりやすいワ
ードわたりの数ビットの誤りに対し，誤りによる支障の
大きいMSBが必ず破壊されるシリアルデータ構造になっ
ていた。

そこで，本発明では，パラレルデータからシリアルデ
ータに変換する回路で，誤りによる支障の大きいビット
（MSB）順にワードの中央から配置するようにし，シリ
アルデータにした状態のワードの区切り付近には誤りに
よる支障の小さいビットが並ぶようにするものとする。
また，このシリアルデータをパラレルデータに戻せるよ
うに，シリアルデータからパラレルデータへの変換回路
も構成する。

これによりワードわたりの数ビット誤りで訂正不能に
なった場合でも，ワード区切り付近にある支障の小さい
ビットが壊れるものの，支障の大きいビットはワード区
切りの中央に位置するため壊れにくいように保護され
る。従って，本発明により，同じワード訂正能力の装置
でも従来の装置に比べ実用上は訂正能力の高い装置とす
ることができる。

〔従来の技術〕

従来ディジタルデータを記録再生または伝送する装置
で，特に記録再生（伝送）をシリアルデータとして扱う
装置のパラレルデータからシリアルデータへの変換とシ
リアルデータからパラレルデータへの変換の回路例を第
４図に示す。第４図では１ワード８ビット構成とし，装
置内のバス22,23のデータ構造はD₀からD₇にかけてLSBか
らMSBの順になっているとする。まずワード構造のD₀〜D
₇のバス22のデータは記録媒体（伝送経路）21に出力す
るために８ビットシフトレジスタ17のi₀〜i₇にパラレル
クロック16で入力され，その後シリアルクロック18でD₀
からD₇にかけて順にシリアルデータ19として記録媒体
（伝送経路）21に出力される。次に記録媒体（伝送経
路）21の出力であるシリアルデータ20は，ラッチ24〜31
へシリアルクロック32でラッチされ，ラッチ24〜31の出
力にD₀〜D₇のデータが順にそろった時点でパラレルクロ
ック41でラッチ33〜40に取り込み，元のワード構造のデ
ータD₀〜D₇のバス23にするものである。

上記回路で記録媒体（伝送経路）21に入出力されるシ
リアルデータ19,20の構造は第５図に示すようにワード
の区切りに必ずMSBが配置されている。一般にこのよう
な装置では，記録再生（伝送）中にデータに誤りが発生
するが，その誤りは第５図のシリアルデータの状態にな
っている記録媒体（伝送経路）21上で生じる。この誤り
の発生の仕方には，記録媒体（伝送経路）21の種類など
によっていろいろの場合が考えられるが，通常単一ビッ
トにランダムに発生するもの，数ビット連続したものが
ランダムに発生するもの，あるいは数ワードにわたり連
続して発生するバーストエラーなどがある。この中でよ
くある場合のものとして数ビット連続する誤りについて
は，一般にワード単位の誤り訂正処理により効率的に対
策することが図られている。つまり第４図の回路が含ま
れている装置で仮に１ワード誤り訂正処理があれば，基
本的に１〜８ビット（１ワードが８ビット構成のため）
の連続する誤りが訂正可能である。しかし，実際には誤
りが必ずしも第５図に示したシリアルデータのワード内
に連続した誤りとして発生するとは限らず，第３図に示
したように単なる２ビットの連続した誤りでもワードわ
たりをしていると２ワード誤りとなり１ワード誤り訂正
では訂正不可能となる。つまり，従来技術によるシリア
ルデータの構造では，ワードの区切りに必ずMSBが存在
するため，上記したワードわたりの誤りで訂正不能とな
ると必ずMSBが誤まることになる。このことは，データ
として仮に映像信号をA/D変換したデータを扱ったとす
れば，そのMSBに誤りが生じることから，再生された映
像には明らかに大きなノイズとして現れ，実用上致命的
な問題となる。

以上のように従来技術では，ワード内のビットの誤る
位置によりその誤りによる支障が異なるデータ（MSBの
誤りによる支障が大きく,LSBの誤りによる支障が小さい
データ。）に対し，数ビットの連続したワードわたりの
誤りにより，訂正不能となると必ず最大限の支障を生じ
ていた。

〔発明が解決しようとする課題〕

前述の従来技術では，映像信号，音声信号などワード
内のビットの誤る位置により，その誤りによる支障が異
なるデータに対し，数ビットの連続したワードわたりの
誤りによる訂正不能となると必ず実用上致命的な支障を
生じる欠点がある。

そこで本発明は，記録媒体（伝送経路）でのシリアル
データ構造を上記欠点を解決する構造とするパラレル−
シリアル変換回路及びシリアル−パラレル変換回路を提
供することを目的とする。

〔課題を解決するための手段〕

第１図に本発明の記録再生（伝送）装置のブロック図
を示す。ここでは１ワードｎビットのデータを扱うもの
とする。まず，装置に対する入力信号14は，記録（伝
送）に必要な処理をするコーディング部12に入力され，
前記コーディング部12の出力はバス１となりMSBセンタ
ーバス変換部２に入力され，その出力であるバス３がシ
フトレジスタ４のパラレル入力（P_n-1〜P₀）になり，前
記シフトレジスタ４のシリアルアウト（Ｓ）からのシリ
アルデータ５が記録媒体（伝送経路）６に入力され，前
記記録媒体（伝送経路）６の出力であるシリアルデータ
７は，シフトレジスタ８のシリアルイン（Ｓ）の入力と
なる。前記シフトレジスタ８のパラレルアウト（P_n-1〜
P₀）がバス９になり,MSBセンターバス逆変換部10の入力
になる。前記MSBセンターバス逆変換部10の出力は、バ
ス11として誤り訂正処理等をするデコーディング部13に
入力され，前記デコーディング部13の出力は装置の出力
信号15となる。

ここで，シフトレジスタ４はP₀,P₁,……P_n-1の順にシ
リアルアウト（Ｓ）から出力し，シフトレジスタ８で
は，シリアルイン（Ｓ）から入力されるデータをP_n-1,P
_n-2,……P₀の順にシフトするものとする。

なお，シフトレジスタ4,8のP_mはP₀〜P_n-1の中心，も
しくは中心付近を示すものである。例えばｎ−１が偶数
ならばｍは で,n−１が奇数ならばｍは（n/2）か となる。

〔作用〕

以下，本発明の動作について説明する。第１図は,1ワ
ードｎビット構成のデータをシリアルデータとして記録
媒体（伝送経路）に入出力する記録再生（伝送）装置で
ワード内ではD₀からD_n-1のビットにかけてLSBからMSBの
順になっているものとする。まず，データを記録（送
信）する場合には，装置に入力された信号がコーディン
グ部12でワード誤り訂正用のパリティ付加処理等がさ
れ，バス１の信号となる。このバス１のデータをMSBセ
ンターバス変換部２により,MSBを中央とし両端にLSB及
びLSBに近いビットを配置する第６図のバス３とし，こ
れを従来使用していたのと同様のシフトレジスタ４に入
力することで，第７図にその構造を示すシリアルデータ
５とする。そして，このシリアルデータ５が記録媒体
（伝送経路）６に出力される。

次に前記記録媒体（伝送経路）６からシリアルデータ
７を再生（受信）するのであるが，このシリアルデータ
７は前記シリアルデータ５に記録媒体（伝送経路）６の
中でノイズ等の影響により誤りが含まれたものである。
これが従来と同様のシフトレジスタ８によりパラレルデ
ータであるバス９とされる。これは前記バス３と同様に
MSBが中央に配置されている構造のため,MSBセンターバ
ス逆変換部10によりバス11とされ，誤り訂正処理等がデ
コーディング部13でされ，装置の出力信号15となる。

上記において記録媒体（伝送経路）６に発生する誤り
には，その発生原因によって，単一ビット誤り，数ビッ
ト連続誤り，及び数ワードにわたるバースト誤り等があ
るが，ここでは，その中で従来技術で問題となっている
数ビット連続誤りがワードをわたって発生した場合につ
いて述べる。

まず，本発明の動作の特徴は，シリアルデータの構造
が第７図に示すように従来のようにMSBがワードの区切
りにはなく，常にワードの区切りと区切りの中央にあ
り，ワードの区切り付近にはLSBもしくはLSBに近いビッ
トが配置されていることである。そこで問題とするワー
ドわたりの数ビット誤りが上記シリアルテータに発生し
た状態を考えると第８図のようになる。この第８図から
明らかなように，ワードわたりの数ビット誤りによりワ
ード誤り訂正不可能となっても,MSBがワードの区切りと
区切りの中央に位置しているため従来のようにMSBが壊
れるケースはほとんどなくなり，さらにワードの区切り
近くにはLSBもしくはLSBに近いビットが位置しているこ
とから，誤りによる影響も実用上大きな問題とならな
い。従って，本発明により，同じワード訂正能力の装置
でも従来の装置に比べ実用上は訂正能力の高い装置とす
ることができる。

〔実施例〕

以下，この発明の第１の実施例を第９図により説明す
る。第９図の例は映像信号を８ビットのディジタル信号
とし磁気テープに記録再生する装置で，仮に１ワード誤
り訂正能力のある装置とする。また，第９図の中で使用
している回路は全て従来のものと同じで，本発明を実現
するための従来と異なる箇所は，コーディング部45とシ
フトレジスタ48のデータの接続と，シフトレジスタ55と
デコーディング部58のデータの接続の２点だけである。

実施例の構造を以下に述べる。装置に対する入力信号
である映像信号42はA/D変換器43に入力され,A/D変換器4
3の出力データはバス44としてコーディング部45に入力
される。D₀〜D₇のデータはLSBからMSBの順になってい
る。コーティング部45では，誤り訂正のために必要なパ
リティを付加する処理等が行なわれ，出力データはバス
46となる。このバス46は，シフトレジスタ48の入力Ｐ
_０〜７に対し両端から中央にかけてLSBからMSBになるよ
うに接続されバス47となる。シフトレジスタ48の出力で
あるシリアルデータ49はスイッチ回路50の記録側の入力
になる。スイッチ回路50の出力であるシリアルデータ52
はヘッド51に接続される。53はヘッド51により記録再生
される磁気テープである。またスイッチ回路50の再生出
力であるシリアルデータ54はシフトレジスタ55に入力さ
れ，シフトレジスタ55の出力データはバス56となる。こ
のバス56のデータをA/D変換器43の出力データと同じ構
造とするためにバス57になるようにデコーディング部58
の入力に接続する。デコーディング部58では，磁気テー
プ53の上で発生した誤りを訂正する処理等が含まれてい
る。このデコーティング部58の出力データはバス59とし
てD/A変換器60に入力され，装置の出力信号である映像
信号61はD/A変換器60の出力となる。

以下この動作について説明する。基本的に記録再生の
ための動作は従来と同じであるが，前述したように従来
と異なるコーディング部45とシフトレジスタ48の間の接
続によって，シリアルデータ49の構造が第11図のように
ワードの区切りと区切りの中心にMSBを配置し，ワード
区切り付近にはLSBもしくはLSBに近いビットを配置する
ものにできる。このシリアルデータ49はスイッチ回路50
を通りシリアルデータ52となり，ヘッド51で磁気テープ
53に記録される。次に再生では，スイッチ回路50のスイ
ッチを再生側に切換え，前記した磁気テープ53に記録さ
れた信号をヘッド51で再生し，シリアルデータ54として
シフトレジスタ55に送る。このシリアルデータ54の構造
は当然第11図に示したのと同じであるが，シリアルデー
タ54はシリアルデータ49に誤りが含まれたものである。
次にシフトレジスタ55とデコーディング部58の接続が従
来と異なるのは，前記したコーディング部45とシフトレ
ジスタ48の接続により変えたビットの並びを元に戻すた
めであり，その後の動作は従来と同様である。

以上のように，第11図のシリアルデータ構造により，
仮に第12図に示すようにｉワード及びｉ＋１ワードに対
し，ワードわたりの２ビット誤りが発生し訂正不可能と
なっても，装置の出力信号61でのノイズはｉワードが1/
128（約−42dB）,i＋１ワードが1/256（約−48dB）と実
用上問題のないレベルに押えることが可能である。とこ
ろが従来はワードの区切りに必ずMSBが存在していたた
め，上記の場合片方のワードは1/2（約−6dB）のノイズ
として現われ，致命的であった。さらに本実施例は従来
装置に対し回路機能の追加削除及び変更を全くせずに，
コーディング部45とシフトレジスタ48及びシフトレジス
タ55とデコーディング部58の間のデータの接続変更だけ
で実現可能である。

また，本発明の実現する上でデータの接続変更は必ず
しも第９図の第１の実施例に従う必要はなく，第10図の
第２の実施例のようにA/D変換器43とコーディング部45
の間及びデコーディング部58とD/A変換器60の間でもよ
く，さらにコーディング部45やデコーディング部58の内
部でもかまわない。

〔発明の効果〕

本発明により，ディジタル記録再生（伝送）装置でワ
ードわたりの数ビット誤りのため，ワード誤り訂正不可
能となっても，従来のようにMSBが壊れ致命的な影響を
与えることを防ぎ，実用上問題とならないようにするこ
とできる。従って，同じ訂正能力の位置でも本発明によ
り実用上訂正能力の高い装置とすることができる。さら
に本発明を実現するうえで，従来装置に対し特別な回路
機能を追加する必要はなく，データの接続変更のみで対
応でき，容易に実現できる。

【図面の簡単な説明】

第１図は本発明の構成図，第２図は従来のシリアルデー
タ構造図，第３図は２ビットによる２ワード誤りの例を
示す図，第４図は従来例の構成図，第５図はシリアルデ
ータ19,20の構造図，第６図はバス１からバス３への変
換を示す図，第７図は本発明のシリアルデータ構造図，
第８図は本発明に対する数ビット誤りの例を示す図，第
９図は本発明の第１の実施例の構成図，第10図は本発明
の第２の実施例の構成図，第11図は本発明の第１の実施
例のシリアルデータの構造図，第12図は，本発明の第１
の実施例に対するワードわたりの誤りの例を示す図であ
る。 1,3,9,1……バス,2……MSBセンターバス変換部,4,8……
シフトレジスタ,6……記録媒体,10……MSBセンターバス
逆変換部,13……デコーディング部。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ワード内のビットの誤る位置により，その
   誤りによる支障が異なるディジタルデータをシリアルデ
   ータとして，記録再生または伝送する装置で，ワード単
   位の誤り訂正処理が含まれているものにおいて，前記，
   記録再生または伝送のためにデータをパラレル−シリア
   ル変換をしたりその逆変換をするデータ構造変換処理に
   対し，ワードのビット列の中心に誤りによる支障の最も
   大きいビットを配置し，その両側に残るビットの中から
   誤りによる支障の大きいビット順に交互に内側から外側
   に並ぶようにシリアルデータに変換するパラレル−シリ
   アル変換回路と，該変換回路によるシリアルデータをも
   とのワードに戻すシリアル−パラレル変換回路を具備す
   ることを特徴とするデータ構造変換方式。