JPH0347613B2 - - Google Patents
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- JPH0347613B2 JPH0347613B2 JP58038915A JP3891583A JPH0347613B2 JP H0347613 B2 JPH0347613 B2 JP H0347613B2 JP 58038915 A JP58038915 A JP 58038915A JP 3891583 A JP3891583 A JP 3891583A JP H0347613 B2 JPH0347613 B2 JP H0347613B2
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- Japan
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- circuit
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- error correction
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- 238000001514 detection method Methods 0.000 claims description 19
- 230000002596 correlated effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
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- 238000012544 monitoring process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、誤り訂正のための検査点を増加する
ことなく誤り訂正範囲を広げることができる符号
誤り訂正回路に関するものである。
ことなく誤り訂正範囲を広げることができる符号
誤り訂正回路に関するものである。
一般に、VTR等の磁気記録においては、再生
時にテープのきず等に起因したドロツプアウトが
発生する。特にテレビ信号を符号（例えばPCM）
に変換して記録するデイジタルVTR等の高密度
磁気記録では、上記ドロツプアウトの影響はバー
スト長が数百ビツトの符号誤りとなり、この対策
が必要になる。このため、バースト誤り訂正符号
を導入し、さらに、記録するデータの順序を時系
列順序をこわして分散させるインターリーブ処理
を行ないバースト長の短かな符号誤りにして、符
号誤りを訂正する手段がある。以下簡単に誤り訂
正手段の原理的説明と問題点につき述べる。
時にテープのきず等に起因したドロツプアウトが
発生する。特にテレビ信号を符号（例えばPCM）
に変換して記録するデイジタルVTR等の高密度
磁気記録では、上記ドロツプアウトの影響はバー
スト長が数百ビツトの符号誤りとなり、この対策
が必要になる。このため、バースト誤り訂正符号
を導入し、さらに、記録するデータの順序を時系
列順序をこわして分散させるインターリーブ処理
を行ないバースト長の短かな符号誤りにして、符
号誤りを訂正する手段がある。以下簡単に誤り訂
正手段の原理的説明と問題点につき述べる。
バースト誤り訂正符号として、フアイア符号を
用いた場合、生成多項式は次式で与えられる。
用いた場合、生成多項式は次式で与えられる。
Ｇ（ｘ）＝（xc＋１）Ｐ（ｘ）、Ｐ（ｘ）：ｍ次原始
多項式。
多項式。
長さＬのバースト誤り訂正、ｄまでの検出（ｄ
Ｌ）を可能とするには、一般に次式が成立しな
ければならない。
Ｌ）を可能とするには、一般に次式が成立しな
ければならない。
ｃｄ＋Ｌ−１、ｍＬ
また、符号長をｎとすれば、
ｎ（ｃと2m-1の最小公倍数）
この符号の検査点はｃ＋ｍ、情報点はｎ−ｃ−
ｍで与えられる。
ｍで与えられる。
例えば、４重誤り訂正・５重誤り検出符号で
は、ｍ＝４、ｃ＝８となり、バースト長４以内の
誤りは訂正、バースト長５の誤りは検出される。
しかしながら、バースト長６以上の誤りでは誤つ
て訂正が行なわれる場合もある。したがつて、例
えばバースト長が８までの符号誤りを訂正するに
は、ｍ＝８、ｃ15の符号を用いる必要がある。
すなわち、バーストの長い符号誤りを訂正するに
は、検査点を多くした冗長性のある符号を用いる
必要があり、伝送効率に限界が生じるといつた問
題がある。
は、ｍ＝４、ｃ＝８となり、バースト長４以内の
誤りは訂正、バースト長５の誤りは検出される。
しかしながら、バースト長６以上の誤りでは誤つ
て訂正が行なわれる場合もある。したがつて、例
えばバースト長が８までの符号誤りを訂正するに
は、ｍ＝８、ｃ15の符号を用いる必要がある。
すなわち、バーストの長い符号誤りを訂正するに
は、検査点を多くした冗長性のある符号を用いる
必要があり、伝送効率に限界が生じるといつた問
題がある。
本発明の目的は、上記バースト長の長い符号誤
りを訂正するのに好適で、かつ上記デイジタル
VTR等のみならず通信システム等の信頼性向上
に広く用いることのできる誤り訂正符号を用いた
符号誤り訂正回路を提供することである。
りを訂正するのに好適で、かつ上記デイジタル
VTR等のみならず通信システム等の信頼性向上
に広く用いることのできる誤り訂正符号を用いた
符号誤り訂正回路を提供することである。
上記目的を達成するために、本発明の符号誤り
訂正回路では、誤り検出符号として生成多項式が
前述のＧ（ｘ）である様なフアイア符号を用い、
生成多項式に含まれる（xc＋１）で受信符号を除
した際の剰余に対応した誤りパターンを検出し、
さらに受信符号中の誤りが発生した可能性のある
位置を誤り位置検出器で検出し、この両者を用い
て誤り訂正を行うものである。そして上記の受信
符号中に発生した誤りの位置、例えばVTRの場
合はドロツプアウトの位置の情報から、そのドロ
ツプアウト長を検出するドロツプアウト長検出器
を設け、ドロツプアウトの長さに応じた訂正・検
出を行なわせるよう符号誤り訂正回路を構成し
た。
訂正回路では、誤り検出符号として生成多項式が
前述のＧ（ｘ）である様なフアイア符号を用い、
生成多項式に含まれる（xc＋１）で受信符号を除
した際の剰余に対応した誤りパターンを検出し、
さらに受信符号中の誤りが発生した可能性のある
位置を誤り位置検出器で検出し、この両者を用い
て誤り訂正を行うものである。そして上記の受信
符号中に発生した誤りの位置、例えばVTRの場
合はドロツプアウトの位置の情報から、そのドロ
ツプアウト長を検出するドロツプアウト長検出器
を設け、ドロツプアウトの長さに応じた訂正・検
出を行なわせるよう符号誤り訂正回路を構成し
た。
このように構成したことにより、短いバースト
誤りは誤り訂正符号の本来の訂正機能を利用して
確実な訂正を行い、簡単な検出手段を用いても誤
り検出を正確に行える長いバースト誤りは、検出
位置情報を併用することで誤り訂正符号の訂正範
囲を拡大して訂正し、さらに長いバースト誤りは
前ラインなどの情報により修整することができ、
全ての長さのバースト誤りに対して訂正及び修整
が可能となる。
誤りは誤り訂正符号の本来の訂正機能を利用して
確実な訂正を行い、簡単な検出手段を用いても誤
り検出を正確に行える長いバースト誤りは、検出
位置情報を併用することで誤り訂正符号の訂正範
囲を拡大して訂正し、さらに長いバースト誤りは
前ラインなどの情報により修整することができ、
全ての長さのバースト誤りに対して訂正及び修整
が可能となる。
以下本発明の理解を容易にするために、まず従
来技術から説明する。
来技術から説明する。
第１図は従来の復号器における符号誤り訂正回
路の要部構成を示すものであり、誤り訂正符号を
用いた場合の復号器とは、符号語に誤りが生じそ
の規則性に乱れが生じた時に、その乱れを検出し
てそれを基に誤りを訂正する装置である。使用す
る符号はフアイア符号である。
路の要部構成を示すものであり、誤り訂正符号を
用いた場合の復号器とは、符号語に誤りが生じそ
の規則性に乱れが生じた時に、その乱れを検出し
てそれを基に誤りを訂正する装置である。使用す
る符号はフアイア符号である。
図において、１は入力端子、２はスイツチ、３
はシフトレジスタ、４及び５はシフトレジスタを
有する割算回路、６は一致回路、７は零検出回
路、８はゲート回路、９は加算器（排他的論理和
回路）、１０は出力端子である。
はシフトレジスタ、４及び５はシフトレジスタを
有する割算回路、６は一致回路、７は零検出回
路、８はゲート回路、９は加算器（排他的論理和
回路）、１０は出力端子である。
まず、スイツチ２を閉じて生成多項式Ｇ（ｘ）
から作られた符号長ｎの符号が割算回路４及び５
に加えられ、割算回路４ではＰ（ｘ）で割つた剰
余が、割算回路５では（xc＋１）で割つた剰余が
計算される。一方、シフトレジスタ３には符号長
ｎの符号の内容がたくわえられる。次に剰余が計
算された時点でスイツチ２を開いた状態にして同
様の動作を行ない、誤りの位置の検出および訂正
の機能を行なわせる。このとき一致回路６は、割
算回路４、ならびに割算回路５の上位ｍ個の内容
が一致した場合のみに１、その他は０を出力す
る。また、零検出回路７は下位ｃ−ｍ個以上０が
連続する場合にのみ１、その他は０を出力する。
ゲート回路８は、一致回路６と零検出回路７の出
力がともに１になつた場合にのみｍビツト相当の
期間ゲートを開き、割算回路５の剰余を送出す
る。この剰余が誤りパターンを示すものであり、
上記ゲート回路８からの信号とシフトレジスタ３
の信号が排他的論理和回路９でmod.2加算が行な
われ、出力端子１０に誤りの訂正された符号が出
力される。
から作られた符号長ｎの符号が割算回路４及び５
に加えられ、割算回路４ではＰ（ｘ）で割つた剰
余が、割算回路５では（xc＋１）で割つた剰余が
計算される。一方、シフトレジスタ３には符号長
ｎの符号の内容がたくわえられる。次に剰余が計
算された時点でスイツチ２を開いた状態にして同
様の動作を行ない、誤りの位置の検出および訂正
の機能を行なわせる。このとき一致回路６は、割
算回路４、ならびに割算回路５の上位ｍ個の内容
が一致した場合のみに１、その他は０を出力す
る。また、零検出回路７は下位ｃ−ｍ個以上０が
連続する場合にのみ１、その他は０を出力する。
ゲート回路８は、一致回路６と零検出回路７の出
力がともに１になつた場合にのみｍビツト相当の
期間ゲートを開き、割算回路５の剰余を送出す
る。この剰余が誤りパターンを示すものであり、
上記ゲート回路８からの信号とシフトレジスタ３
の信号が排他的論理和回路９でmod.2加算が行な
われ、出力端子１０に誤りの訂正された符号が出
力される。
以上述べた従来技術では、説明並びに図面を簡
略化するため、スイツチ２を開閉させることによ
る動作で説明したが、通常はシフトレジスタ３は
共通に使用するが、それ以外の符号誤り訂正回路
構成部分をもう１組併置し（第２図参照）、上記
２組の回路（Ａ及びＢ）をスイツチにより交互に
切換えて動作させ、誤り訂正を連続的に（第３図
参照）行なわせる。
略化するため、スイツチ２を開閉させることによ
る動作で説明したが、通常はシフトレジスタ３は
共通に使用するが、それ以外の符号誤り訂正回路
構成部分をもう１組併置し（第２図参照）、上記
２組の回路（Ａ及びＢ）をスイツチにより交互に
切換えて動作させ、誤り訂正を連続的に（第３図
参照）行なわせる。
第２図は本発明の一実施例を示す符号誤り訂正
回路構成図であり、第３図は上記符号誤り訂正回
路の誤り訂正動作の説明図である。第２図では符
号誤り訂正回路の主要部構成（破線で囲つて示
す）を２組（それぞれＡ回路及びＢ回路と呼ぶ）
併置した構成で示してあるが、それぞれの構成と
動作は全く同じである。また、各構成要素並びに
機能は第１図で説明したものと同じものが多く、
前出の符号と同一符号及びダツシユを付した符号
（Ｂ回路部分に付す）のものについては説明を簡
略化する。
回路構成図であり、第３図は上記符号誤り訂正回
路の誤り訂正動作の説明図である。第２図では符
号誤り訂正回路の主要部構成（破線で囲つて示
す）を２組（それぞれＡ回路及びＢ回路と呼ぶ）
併置した構成で示してあるが、それぞれの構成と
動作は全く同じである。また、各構成要素並びに
機能は第１図で説明したものと同じものが多く、
前出の符号と同一符号及びダツシユを付した符号
（Ｂ回路部分に付す）のものについては説明を簡
略化する。
本実施例ではテレビジヨン信号に対応した符号
を磁気テープに記録するデイジタルVTRを想定
して説明する。ここでは符号誤りはほぼ受信信号
のドロツプアウトに対応している。
を磁気テープに記録するデイジタルVTRを想定
して説明する。ここでは符号誤りはほぼ受信信号
のドロツプアウトに対応している。
第２図において、まずスイツチ２はＡ回路に接
続され、符号長ｎの符号w1が割算回路４及び５
に加えられ、割算回路４ではＰ（ｘ）の剰余（Ｐ
（ｘ）はｍ次の原始多項式）、割算回路５では（xc
＋１）の剰余が計算される。割算回路５は例えば
第４図に示すように帰還を持つｃビツトのシフト
レジスタ１１と加算器１２で構成されていて、
（xc＋１）の除算を行ない、その剰余がシフトレ
ジスタ１１の内に生成される。被除数である符号
語（xc＋１）と情報ビツトの積だから、誤りがな
ければ受信符号語は割り切れ、剰余は０となる。
一方、誤りがｃビツト以内の場合には剰余は誤り
パターンを示している。
続され、符号長ｎの符号w1が割算回路４及び５
に加えられ、割算回路４ではＰ（ｘ）の剰余（Ｐ
（ｘ）はｍ次の原始多項式）、割算回路５では（xc
＋１）の剰余が計算される。割算回路５は例えば
第４図に示すように帰還を持つｃビツトのシフト
レジスタ１１と加算器１２で構成されていて、
（xc＋１）の除算を行ない、その剰余がシフトレ
ジスタ１１の内に生成される。被除数である符号
語（xc＋１）と情報ビツトの積だから、誤りがな
ければ受信符号語は割り切れ、剰余は０となる。
一方、誤りがｃビツト以内の場合には剰余は誤り
パターンを示している。
一方、シフトレジスタ３は段数がｎのものであ
りw1の符号内容が蓄えられる。符号w1の内容が
全てシフトレジスタ３に蓄えられた時点で、スイ
ツチ２はＢ回路に接続され、これ以後Ａ回路では
誤りの訂正動作に入る。なお、Ｂ回路では、この
期間符号w2に対するそれぞれの剰余の計算が行
なわれている。
りw1の符号内容が蓄えられる。符号w1の内容が
全てシフトレジスタ３に蓄えられた時点で、スイ
ツチ２はＢ回路に接続され、これ以後Ａ回路では
誤りの訂正動作に入る。なお、Ｂ回路では、この
期間符号w2に対するそれぞれの剰余の計算が行
なわれている。
また一方、符号誤り検出器１３は符号語内の誤
り位置を検出するもので、誤りが発生した可能性
のあるビツトに例えば１を発生させるものであ
る。誤り位置の検出方法の例を、符号をアナログ
信号（例えば符号で搬送波を変調した信号）に変
換して記録、伝送などし、その受信信号から符号
を再生する場合について説明すると、入力端子１
４から入力する受信信号の搬送波が消滅したり、
インパルス雑音が加わり信号の波高値がある閾値
を越えるのを監視することにより誤りを検出でき
る。
り位置を検出するもので、誤りが発生した可能性
のあるビツトに例えば１を発生させるものであ
る。誤り位置の検出方法の例を、符号をアナログ
信号（例えば符号で搬送波を変調した信号）に変
換して記録、伝送などし、その受信信号から符号
を再生する場合について説明すると、入力端子１
４から入力する受信信号の搬送波が消滅したり、
インパルス雑音が加わり信号の波高値がある閾値
を越えるのを監視することにより誤りを検出でき
る。
符号誤り検出器１３で作られた各符号w1と対
応したドロツプアウト情報は、ドロツプアウトが
発生した場所だけ１といつた信号で、この信号は
ドツロプアウト長検出回路１７および段数がｎの
シフトレジスタ１５に加えられる。ドツプアウト
長検出回路１７では各符号w1に対し誤りがｍ以
下の場合（以後、誤りが小と呼ぶ。）、ｍ＋１以上
ｃ以下の場合（以後、誤りが中と呼ぶ。）、ｃ＋１
以上（以後、誤りが大と呼ぶ。）の３種類に誤り
を分類する。そして誤りが小の場合のみ論理積ゲ
ート１８，１８′に１の信号を、誤りが中の場合
のみ論理積ゲート１９，１９′に１の信号を、誤
りが大の場合のみ論理積ゲート２０に１の信号を
与える。
応したドロツプアウト情報は、ドロツプアウトが
発生した場所だけ１といつた信号で、この信号は
ドツロプアウト長検出回路１７および段数がｎの
シフトレジスタ１５に加えられる。ドツプアウト
長検出回路１７では各符号w1に対し誤りがｍ以
下の場合（以後、誤りが小と呼ぶ。）、ｍ＋１以上
ｃ以下の場合（以後、誤りが中と呼ぶ。）、ｃ＋１
以上（以後、誤りが大と呼ぶ。）の３種類に誤り
を分類する。そして誤りが小の場合のみ論理積ゲ
ート１８，１８′に１の信号を、誤りが中の場合
のみ論理積ゲート１９，１９′に１の信号を、誤
りが大の場合のみ論理積ゲート２０に１の信号を
与える。
また、ドロツプアウト情報はｎ段のシフトレジ
スタ１５によつて、シフトレジスタ３の出力符号
と対応づけられる。
スタ１５によつて、シフトレジスタ３の出力符号
と対応づけられる。
次に、誤り訂正の動作について説明する。Ａ回
路において、割算回路４及び５は入力信号が０と
して割算を行なう。そして、一致回路６は、割算
回路４及び割算回路５の上位ｍ個の内容が一致し
た場合のみ１その他は０を出力する。また、零検
出回路７は０がｃ−ｍ個以上連続する場合のみ１
その他は０を出力する。一致回路６、零検出回路
７がともに１となつた場合のみ、ゲート回路８は
ｍビツト相当の期間ゲートを開き割算回路５の剰
余を送出する。従つて、誤りが小の場合には、論
理積ゲート１８の出力が誤りパターンを示し、第
１図で説明した通常のフアイア符号の誤り訂正に
よつて訂正が行なわれる。誤りが中の場合には、
シフトレジスタ１５で得られるドロツプアウト情
報によつて、誤りの位置が判明するので、この期
間割算回路５の剰余を用いて誤りの訂正が行なわ
れる。そして論理積ゲート１９の出力が誤りのパ
ターンを示している。すなわち、長さがｃビツト
以内の誤りにおいては、xc＋１の剰余が誤りのパ
ターンを示しており、シフトレジスタ１１の出力
は周期がｃの誤りパターンとなつている。一方、
シフトレジスタ１５の出力は符号誤りの可能性の
ある位置を示している。したがつて、シフトレジ
スタ１１と１５の出力の論理積を取ることによ
り、符号誤りの発生したビツトが確定し、そのビ
ツトの極性を反転することで訂正が可能になる。
従つて、誤りが小、中の場合には論理和ゲート２
１の出力は誤りパターンを示すため訂正が可能に
なる。誤りが大の場合には、ｃ以上のバースト誤
りがあり、このような誤りに対しては（xc＋１）
の剰余はもはや誤りパターンとはならない。従つ
て訂正は不能となるが、ドロツプアウトの情報か
ら誤りの位置の検出は可能となり、論理積ゲート
２０の出力が誤りの位置を示す。従つて、この期
間のみスイツチ２２をラインメモリ２３に接続
し、ラインメモリ２３に記憶されている、例えば
テレビの１又は２走査線前の符号に対応した符号
で置換えを行なう。
路において、割算回路４及び５は入力信号が０と
して割算を行なう。そして、一致回路６は、割算
回路４及び割算回路５の上位ｍ個の内容が一致し
た場合のみ１その他は０を出力する。また、零検
出回路７は０がｃ−ｍ個以上連続する場合のみ１
その他は０を出力する。一致回路６、零検出回路
７がともに１となつた場合のみ、ゲート回路８は
ｍビツト相当の期間ゲートを開き割算回路５の剰
余を送出する。従つて、誤りが小の場合には、論
理積ゲート１８の出力が誤りパターンを示し、第
１図で説明した通常のフアイア符号の誤り訂正に
よつて訂正が行なわれる。誤りが中の場合には、
シフトレジスタ１５で得られるドロツプアウト情
報によつて、誤りの位置が判明するので、この期
間割算回路５の剰余を用いて誤りの訂正が行なわ
れる。そして論理積ゲート１９の出力が誤りのパ
ターンを示している。すなわち、長さがｃビツト
以内の誤りにおいては、xc＋１の剰余が誤りのパ
ターンを示しており、シフトレジスタ１１の出力
は周期がｃの誤りパターンとなつている。一方、
シフトレジスタ１５の出力は符号誤りの可能性の
ある位置を示している。したがつて、シフトレジ
スタ１１と１５の出力の論理積を取ることによ
り、符号誤りの発生したビツトが確定し、そのビ
ツトの極性を反転することで訂正が可能になる。
従つて、誤りが小、中の場合には論理和ゲート２
１の出力は誤りパターンを示すため訂正が可能に
なる。誤りが大の場合には、ｃ以上のバースト誤
りがあり、このような誤りに対しては（xc＋１）
の剰余はもはや誤りパターンとはならない。従つ
て訂正は不能となるが、ドロツプアウトの情報か
ら誤りの位置の検出は可能となり、論理積ゲート
２０の出力が誤りの位置を示す。従つて、この期
間のみスイツチ２２をラインメモリ２３に接続
し、ラインメモリ２３に記憶されている、例えば
テレビの１又は２走査線前の符号に対応した符号
で置換えを行なう。
Ｂ回路においても、Ａ回路と全く同様の動作を
行なう。
行なう。
Ａ回路において誤りの訂正動作が完了すると、
スイツチ２は再びＡ回路に接続され、符号w3に
ついての剰余が計算され、一方、Ｂ回路ではw2
の誤り訂正の動作が行なわれ、以下同様の動作が
繰返される。
スイツチ２は再びＡ回路に接続され、符号w3に
ついての剰余が計算され、一方、Ｂ回路ではw2
の誤り訂正の動作が行なわれ、以下同様の動作が
繰返される。
なお、２４は論理和ゲートであり、その出力は
Ａ回路及びＢ回路で得られる誤りパターンとな
る。従つて、第３図に示すように、入力符号に対
しＡ回路及びＢ回路では順次交互の動作を行な
う。一方ドロツプアウト情報からドロツプアウト
長検出回路によりドロツプアウト長判定の結果が
得られ、また誤り位置情報が得られる。従つて、
誤り訂正された符号が得られる。
Ａ回路及びＢ回路で得られる誤りパターンとな
る。従つて、第３図に示すように、入力符号に対
しＡ回路及びＢ回路では順次交互の動作を行な
う。一方ドロツプアウト情報からドロツプアウト
長検出回路によりドロツプアウト長判定の結果が
得られ、また誤り位置情報が得られる。従つて、
誤り訂正された符号が得られる。
以上説明したように、本発明の符号誤り訂正回
路によれば、訂正のための検査点を増加すること
なく訂正範囲を従来より拡大できるばかりでな
く、全ての長さのバースト誤りに対して訂正及び
修整が可能な復号器を構成することができる。
路によれば、訂正のための検査点を増加すること
なく訂正範囲を従来より拡大できるばかりでな
く、全ての長さのバースト誤りに対して訂正及び
修整が可能な復号器を構成することができる。
第１図は従来の符号誤り訂正回路の構成図、第
２図は本発明の符号誤り訂正回路の構成図、第３
図は第２図の符号誤り訂正回路の誤り訂正動作の
説明図、第４図は割算回路５の構成図、である。 １，１４……入力端子、２，２２……スイツ
チ、３，１１，１５……シフトレジスタ、４，
４′，５，５′……割算回路、６，６′……一致回
路、７，７′……零検出回路、８，８′……ゲート
回路、９……加算器（排他的論理和回路）、１０
……出力端子、１３……符号誤り検出器、１７…
…ドロツプアウト長検出回路、２３……ラインメ
モリ。
２図は本発明の符号誤り訂正回路の構成図、第３
図は第２図の符号誤り訂正回路の誤り訂正動作の
説明図、第４図は割算回路５の構成図、である。 １，１４……入力端子、２，２２……スイツ
チ、３，１１，１５……シフトレジスタ、４，
４′，５，５′……割算回路、６，６′……一致回
路、７，７′……零検出回路、８，８′……ゲート
回路、９……加算器（排他的論理和回路）、１０
……出力端子、１３……符号誤り検出器、１７…
…ドロツプアウト長検出回路、２３……ラインメ
モリ。
Claims (1)
- １ 生成多項式が（xc＋１）・Ｐ（ｘ）、（Ｐ（ｘ）
はｍ次原始多項式、ｃ＞ｍ）で与えられるフアイ
ア符号を誤り訂正符号として用いた受信信号を入
力する第１シフトレジスタと、シフトレジスタを
有し上記受信信号をＰ（ｘ）で割算する第１割算
回路と、シフトレジスタを有し上記受信信号を
（xc＋１）で割算する第２割算回路と、受信信号
の搬送波が消滅したこと又は受信信号の波高値が
所定値を超えたことにより符号誤りを検出する符
号誤り検出器と、上記符号誤り検出器の出力を入
力する第２シフトレジスタと、上記符号誤り検出
器の出力を入力し符号誤りのバースト長を検出す
る誤り長さ検出回路とを有し、上記誤り長さ検出
回路で検出されたバースト長がｍ以下の場合は上
記第１及び第２割算回路における剰余パターンが
一致したときその剰余パターンにより第１シフト
レジスタの出力に対して誤り訂正を行ない、上記
誤り長さ検出回路で検出されたバースト長がｍ＋
１以上ｃ以下の場合は上記第２割算回路の出力と
上記第２シフトレジスタの出力との論理積出力に
より誤り訂正を行ない、上記誤り長さ検出回路で
検出されたバースト長がｃ＋１以上の場合は上記
第２シフトレジスタの出力ありの間上記第１シフ
トレジスタに対して相関の高い符号により置換を
行なうことを特徴とする符号誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038915A JPS58175334A (ja) | 1983-03-11 | 1983-03-11 | 符号誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038915A JPS58175334A (ja) | 1983-03-11 | 1983-03-11 | 符号誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58175334A JPS58175334A (ja) | 1983-10-14 |
| JPH0347613B2 true JPH0347613B2 (ja) | 1991-07-19 |
Family
ID=12538499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58038915A Granted JPS58175334A (ja) | 1983-03-11 | 1983-03-11 | 符号誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175334A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077389A (ja) * | 1983-10-04 | 1985-05-01 | 松下電器産業株式会社 | 蓄熱式電気ヒ−タ |
| JP2685180B2 (ja) * | 1987-04-10 | 1997-12-03 | 松下電器産業株式会社 | 誤り訂正装置 |
| JP2553576B2 (ja) * | 1987-07-24 | 1996-11-13 | 松下電器産業株式会社 | 誤り訂正装置 |
| JP2553575B2 (ja) * | 1987-07-24 | 1996-11-13 | 松下電器産業株式会社 | 誤り訂正装置 |
| JP2685186B2 (ja) * | 1987-07-24 | 1997-12-03 | 松下電器産業株式会社 | 誤り訂正装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286011A (en) * | 1976-01-12 | 1977-07-16 | Nec Corp | Error correction device for parallel processing |
-
1983
- 1983-03-11 JP JP58038915A patent/JPS58175334A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286011A (en) * | 1976-01-12 | 1977-07-16 | Nec Corp | Error correction device for parallel processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58175334A (ja) | 1983-10-14 |
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