JPH026150B2 - - Google Patents
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- JPH026150B2 JPH026150B2 JP55128333A JP12833380A JPH026150B2 JP H026150 B2 JPH026150 B2 JP H026150B2 JP 55128333 A JP55128333 A JP 55128333A JP 12833380 A JP12833380 A JP 12833380A JP H026150 B2 JPH026150 B2 JP H026150B2
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- JP
- Japan
- Prior art keywords
- circuit
- error
- signal
- word
- correction
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- 238000001514 detection method Methods 0.000 claims description 50
- 208000011580 syndromic disease Diseases 0.000 claims description 29
- 230000001934 delay Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 20
- 230000003111 delayed effect Effects 0.000 description 7
- 230000005236 sound signal Effects 0.000 description 6
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
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- 238000010276 construction Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
この発明はデジタル信号処理装置に係り、特に
オーデイオ信号等の情報信号を例えばPCM信号
のデジタルデータに変換して記録再生を行うもの
において、その再生部を改良したものに関する。
オーデイオ信号等の情報信号を例えばPCM信号
のデジタルデータに変換して記録再生を行うもの
において、その再生部を改良したものに関する。
近時、例えば音楽等のオーデイオ信号をPCM
化して、一般の家庭用ビデオテープレコーダで記
録再生を行なういわゆるPCM記録再生システム
の開発が盛んに行なわれている。そして、このよ
うなシステムにおいては、PCMオーデイオ信号
をNTSC方式等の標準テレビジヨン信号に準じた
データフオーマツトの信号に変換する必要があ
る。
化して、一般の家庭用ビデオテープレコーダで記
録再生を行なういわゆるPCM記録再生システム
の開発が盛んに行なわれている。そして、このよ
うなシステムにおいては、PCMオーデイオ信号
をNTSC方式等の標準テレビジヨン信号に準じた
データフオーマツトの信号に変換する必要があ
る。
このようなPCM化の一例として、例えば左右
の２チヤンネルのステレオオーデイオ信号を、そ
れぞれ約44〔kHz〕のサンプリング周波数でサン
プルし、１サンプルデータ（１ワード）を16ビツ
トあるいは14ビツトのPCMサンプルデータに変
換して、標準テレビジヨン信号中の映像信号の位
置に上記データを配置する。ここで、第１図は１
ワードが上記14ビツトの場合の１水平期間（1H
期間）分のデータフオーマツトの一例を示すもの
である。すなわち、PCM化信号のワードを左右
チヤンネル交互に６ワード配列し、誤り訂正ワー
ドＰ，Ｑの２ワードと、１ワード16ビツトの誤り
検出ワードCRCを１ワードとを付加して、全９
ワード128ビツトにより１データブロツクを構成
している。この第１図のPCMデータのＡ，Ｂは、
それぞれ左右チヤンネルのサンプルデータに対応
し、添付記号は上記サンプリングの順位を示して
いる。ここで、この第１図のフオーマツトにおい
ては、各サンプルデータの６ワードと、誤り訂正
ワードＰ，Ｑの２ワードとの計８ワードを、１ワ
ード毎に順次16ブロツク（＝16H）ずつずらして
配置するようなインターリーブを施しており、上
記添付記号のＤがこのようなインターリーブのブ
ロツク数（Ｄ＝16）を示している。この場合、Ｄ
＝16ブロツクのインターリーブは3D＝48ワード
のワードインターリーブと等価である。
の２チヤンネルのステレオオーデイオ信号を、そ
れぞれ約44〔kHz〕のサンプリング周波数でサン
プルし、１サンプルデータ（１ワード）を16ビツ
トあるいは14ビツトのPCMサンプルデータに変
換して、標準テレビジヨン信号中の映像信号の位
置に上記データを配置する。ここで、第１図は１
ワードが上記14ビツトの場合の１水平期間（1H
期間）分のデータフオーマツトの一例を示すもの
である。すなわち、PCM化信号のワードを左右
チヤンネル交互に６ワード配列し、誤り訂正ワー
ドＰ，Ｑの２ワードと、１ワード16ビツトの誤り
検出ワードCRCを１ワードとを付加して、全９
ワード128ビツトにより１データブロツクを構成
している。この第１図のPCMデータのＡ，Ｂは、
それぞれ左右チヤンネルのサンプルデータに対応
し、添付記号は上記サンプリングの順位を示して
いる。ここで、この第１図のフオーマツトにおい
ては、各サンプルデータの６ワードと、誤り訂正
ワードＰ，Ｑの２ワードとの計８ワードを、１ワ
ード毎に順次16ブロツク（＝16H）ずつずらして
配置するようなインターリーブを施しており、上
記添付記号のＤがこのようなインターリーブのブ
ロツク数（Ｄ＝16）を示している。この場合、Ｄ
＝16ブロツクのインターリーブは3D＝48ワード
のワードインターリーブと等価である。
さらに、この第１図において、1H期間は168ビ
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス幅を有する水平同期信号HSを配
置し、さらに13ビツトおいて４ビツト分のデータ
同期用のクロツク信号CKを配置した後、上記128
ビツトのデータブロツクを配列している。ここ
で、データ同期信号CKのコードは、例えば
“1010”としている。また、上記128ビツトのデー
タプロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス幅を有する白基準信
号Ｗを配置している。
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス幅を有する水平同期信号HSを配
置し、さらに13ビツトおいて４ビツト分のデータ
同期用のクロツク信号CKを配置した後、上記128
ビツトのデータブロツクを配列している。ここ
で、データ同期信号CKのコードは、例えば
“1010”としている。また、上記128ビツトのデー
タプロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス幅を有する白基準信
号Ｗを配置している。
次に、上記のようなPCMデータを用いて記録
再生を行なうシステムについて説明する。まず、
第２図は記録システムを示すもので、入力端子１
１，１２にそれぞれ供給された左右チヤンネルの
オーデイオ信号は、マルチプレクサ回路１３及び
アナログ−デジタル変換回路（以下Ａ／Ｄ変換回
路という）１４で、交互に符号化され、シリアル
−パラレル変換回路（以下Ｓ／Ｐ変換回路とい
う）１５に供給されて、14ビツトのワード単位に
分割されるとともに、時間軸圧縮され、左右チヤ
ンネル３ワードずつ出力される。そして、この
Ｓ／Ｐ変換回路１５から出力された各ビツトは、
パリテイ信号発生回路１６に供給されて誤り訂正
ビツトＰ，Ｑがそれぞれ生成される。また、上記
Ｓ／Ｐ変換回路１５から出力された各ワードは、
まず図中Aoのワードはそのままパラレル−シリ
アル変換回路（以下Ｐ／Ｓ変換回路という）１７
に供給され、他のBo、Ao+1、Bo+1、Ao+2、Bo+2
の各ワードは、インターリーブ回路１８によつて
上記順序でそれぞれＤ（＝16H）ずつ遅延されて、
Ｐ／Ｓ変換回路１７に供給される。また、パリテ
イ信号発生回路１６から出力された誤り訂正ワー
ドＰ，Ｑは、上記Bo+2のワードよりもインター
リーブ回路１８でさらに上記順序でそれぞれＤ
（＝16H）ずつ遅延されて、Ｐ／Ｓ変換回路１７
に供給される。
再生を行なうシステムについて説明する。まず、
第２図は記録システムを示すもので、入力端子１
１，１２にそれぞれ供給された左右チヤンネルの
オーデイオ信号は、マルチプレクサ回路１３及び
アナログ−デジタル変換回路（以下Ａ／Ｄ変換回
路という）１４で、交互に符号化され、シリアル
−パラレル変換回路（以下Ｓ／Ｐ変換回路とい
う）１５に供給されて、14ビツトのワード単位に
分割されるとともに、時間軸圧縮され、左右チヤ
ンネル３ワードずつ出力される。そして、この
Ｓ／Ｐ変換回路１５から出力された各ビツトは、
パリテイ信号発生回路１６に供給されて誤り訂正
ビツトＰ，Ｑがそれぞれ生成される。また、上記
Ｓ／Ｐ変換回路１５から出力された各ワードは、
まず図中Aoのワードはそのままパラレル−シリ
アル変換回路（以下Ｐ／Ｓ変換回路という）１７
に供給され、他のBo、Ao+1、Bo+1、Ao+2、Bo+2
の各ワードは、インターリーブ回路１８によつて
上記順序でそれぞれＤ（＝16H）ずつ遅延されて、
Ｐ／Ｓ変換回路１７に供給される。また、パリテ
イ信号発生回路１６から出力された誤り訂正ワー
ドＰ，Ｑは、上記Bo+2のワードよりもインター
リーブ回路１８でさらに上記順序でそれぞれＤ
（＝16H）ずつ遅延されて、Ｐ／Ｓ変換回路１７
に供給される。
そして、Ｐ／Ｓ変換回路１７からインターリー
ブ回路１８による遅延順にシリアルに出力される
各ワードAo、Bo、Ao+1、Bo+1、Ao+2、Bo+2、
Ｐ，Ｑは、まず切換スイツチ１が図示の位置にあ
ることによつて、そのまま変調回路２０及び出力
端子２１を介して図示しない記録媒体としての磁
気テープ等に記録される。このとき、Ｐ／Ｓ変換
回路１７から誤り訂正ワードＱが出力された後、
切換スイツチ１９は切換位置が反転され、誤り検
出信号付加回路２２からの誤り検出ワードCRC
を変調回路２０に導くようになつている。そし
て、結局第１図に示すようなデータブロツクが構
成され、例えば磁気テープ等に記録されるもので
ある。
ブ回路１８による遅延順にシリアルに出力される
各ワードAo、Bo、Ao+1、Bo+1、Ao+2、Bo+2、
Ｐ，Ｑは、まず切換スイツチ１が図示の位置にあ
ることによつて、そのまま変調回路２０及び出力
端子２１を介して図示しない記録媒体としての磁
気テープ等に記録される。このとき、Ｐ／Ｓ変換
回路１７から誤り訂正ワードＱが出力された後、
切換スイツチ１９は切換位置が反転され、誤り検
出信号付加回路２２からの誤り検出ワードCRC
を変調回路２０に導くようになつている。そし
て、結局第１図に示すようなデータブロツクが構
成され、例えば磁気テープ等に記録されるもので
ある。
第３図は再生システムを示すもので、前記磁気
テープ等の記録媒体に記録されたPCMデジタル
データは、読出されて入力端子２３に供給され
る。この入力端子２３に供給されたPCMデジタ
ルデータは、波形整形回路２４で波形整形及びデ
ータ成分の抜取りが行なわれて、Ｓ／Ｐ変換回路
２５及び誤り検出回路２６に供給される。そし
て、上記データはＳ／Ｐ変換回路２５で１データ
ブロツク毎にワード単位（誤り検出ワードCRC
を除く８ワード）に分割されるとともに、誤り検
出回路２６で誤り検出ワードCRCに基づいてブ
ロツク誤りが判定され、その判定信号Epが出力
される。ここで、上記Ｓ／Ｐ変換回路２５から出
力された各ワードと、誤り検出回路２６からの判
定信号Epとは、バツフアメモリ２７に供給され
て時間軸伸張及びジツタ吸収が行なわれる。
テープ等の記録媒体に記録されたPCMデジタル
データは、読出されて入力端子２３に供給され
る。この入力端子２３に供給されたPCMデジタ
ルデータは、波形整形回路２４で波形整形及びデ
ータ成分の抜取りが行なわれて、Ｓ／Ｐ変換回路
２５及び誤り検出回路２６に供給される。そし
て、上記データはＳ／Ｐ変換回路２５で１データ
ブロツク毎にワード単位（誤り検出ワードCRC
を除く８ワード）に分割されるとともに、誤り検
出回路２６で誤り検出ワードCRCに基づいてブ
ロツク誤りが判定され、その判定信号Epが出力
される。ここで、上記Ｓ／Ｐ変換回路２５から出
力された各ワードと、誤り検出回路２６からの判
定信号Epとは、バツフアメモリ２７に供給され
て時間軸伸張及びジツタ吸収が行なわれる。
そして、このバツフアメモリ２７から出力され
る各ワードは、まず誤り訂正ワードQo-21Dはその
ままシンドローム生成回路２８に供給され、他の
ワードPo-18D、Bo+2-15D、Ao+2-12D、Bo+1-9D、
Ao+1-6D、Bo-3D、Aoは、デインターリーブ回路２
９によつて、先にインターリーブ回路１８によつ
て遅延された順序と逆の順序でそれぞれＤ（＝
16H）ずつ遅延されて、シンドローム生成回路２
８に供給される。このとき、誤り検出回路２６か
らの判定信号Epは、そのままエラーポインタパ
ターン検出回路３０の対応する入力端に供給され
るとともに、デインターリーブ回路２６によつて
各ワードPo-18D、Bo+2-15D、Ao+2-12D、Bo+1-9D、
Ao+1-6D、Bo-3D、Aoに対応してＤ（＝16H）ずつ
遅延されて、各ワードの誤り指示信号つまり誤り
ワードを示すポインタとして、エラーポインタパ
ターン検出回路３０に供給される。
る各ワードは、まず誤り訂正ワードQo-21Dはその
ままシンドローム生成回路２８に供給され、他の
ワードPo-18D、Bo+2-15D、Ao+2-12D、Bo+1-9D、
Ao+1-6D、Bo-3D、Aoは、デインターリーブ回路２
９によつて、先にインターリーブ回路１８によつ
て遅延された順序と逆の順序でそれぞれＤ（＝
16H）ずつ遅延されて、シンドローム生成回路２
８に供給される。このとき、誤り検出回路２６か
らの判定信号Epは、そのままエラーポインタパ
ターン検出回路３０の対応する入力端に供給され
るとともに、デインターリーブ回路２６によつて
各ワードPo-18D、Bo+2-15D、Ao+2-12D、Bo+1-9D、
Ao+1-6D、Bo-3D、Aoに対応してＤ（＝16H）ずつ
遅延されて、各ワードの誤り指示信号つまり誤り
ワードを示すポインタとして、エラーポインタパ
ターン検出回路３０に供給される。
ここで、デインターリーブ回路２９からの出力
ワードのうち誤り訂正ワードＰ、Ｑを除く実信号
のワードは、デイレー回路３１で１ブロツク遅延
されて、補正回路３２及び訂正回路３３に供給さ
れる。
ワードのうち誤り訂正ワードＰ、Ｑを除く実信号
のワードは、デイレー回路３１で１ブロツク遅延
されて、補正回路３２及び訂正回路３３に供給さ
れる。
ここにおいて、デインターリーブ回路２９から
出力されるワードは、先に記録時にインターリー
ブ回路１８を介するまでのサンプリング配列と同
じに整えられているので、シンドローム生成回路
２８でシンドロームが計算され、この出力とエラ
ーポインタパターン検出回路３０からの出力とで
訂正制御回路３４を動作させ、上記補正回路３２
及び訂正回路３３を制御して誤り符号の補正、訂
正が行なわれる。そして、この補正回路３２及び
訂正回路３３からの出力は、図示しない復号化回
路等に供給され、ここに再生動作が行なわれるも
のである。
出力されるワードは、先に記録時にインターリー
ブ回路１８を介するまでのサンプリング配列と同
じに整えられているので、シンドローム生成回路
２８でシンドロームが計算され、この出力とエラ
ーポインタパターン検出回路３０からの出力とで
訂正制御回路３４を動作させ、上記補正回路３２
及び訂正回路３３を制御して誤り符号の補正、訂
正が行なわれる。そして、この補正回路３２及び
訂正回路３３からの出力は、図示しない復号化回
路等に供給され、ここに再生動作が行なわれるも
のである。
なお、上記訂正制御回路３４の出力は、デイン
ターリーブ誤り検出回路３５にも供給され、デイ
ンターリーブ処理時に誤りが発生すると、その検
出出力は訂正制御回路３４に供給され、上記補正
回路３２及び訂正回路３３を制御するようになさ
れるとともに、ミユーテイング検出回路３６に供
給される。このミユーテイング回路３６は出力端
子３７を介してミユーテイング信号を発生するも
ので、誤りの生じた符号をミユーテイングして例
えば論理値“０”にするものである。そして、こ
のミユーテイング検出回路３６は入力端子３８を
介してバツフアメモリオーバーフロー信号が供給
されたときや、誤り検出回路２６からの判定信号
Epが供給されたときにも動作するものである。
また、補正回路３２及び訂正回路３３の出力は、
ワードデイレー回路３９を介して補正回路３２に
供給される。
ターリーブ誤り検出回路３５にも供給され、デイ
ンターリーブ処理時に誤りが発生すると、その検
出出力は訂正制御回路３４に供給され、上記補正
回路３２及び訂正回路３３を制御するようになさ
れるとともに、ミユーテイング検出回路３６に供
給される。このミユーテイング回路３６は出力端
子３７を介してミユーテイング信号を発生するも
ので、誤りの生じた符号をミユーテイングして例
えば論理値“０”にするものである。そして、こ
のミユーテイング検出回路３６は入力端子３８を
介してバツフアメモリオーバーフロー信号が供給
されたときや、誤り検出回路２６からの判定信号
Epが供給されたときにも動作するものである。
また、補正回路３２及び訂正回路３３の出力は、
ワードデイレー回路３９を介して補正回路３２に
供給される。
しかしながら、上記のような従来のPCM記録
再生システムでは、デインターリーブ処理時に各
ワードに付加された判定信号Epを誤りワードの
指示用として用いているので、誤り検出回路２６
に誤り検出のミス（誤りみのがし）が発生する
と、デインターリーブ処理後に判定信号Epのみ
のがしているワードが、サンプルワード＋誤り訂
正ワードの回数発生し、その結果誤訂正を生じる
という問題がある。また、PCMデジタルデータ
の記録媒体として例えばビデオテープレコーダ等
を用いている場合、該ビデオテープレコーダのド
ロツプアウト補償回路が動作し欠損信号のかわり
に１ブロツク前のデータを再生システムに供給し
てしまうと、ブロツク誤りとは判定されないた
め、誤り検出ミスと同様の結果となる。
再生システムでは、デインターリーブ処理時に各
ワードに付加された判定信号Epを誤りワードの
指示用として用いているので、誤り検出回路２６
に誤り検出のミス（誤りみのがし）が発生する
と、デインターリーブ処理後に判定信号Epのみ
のがしているワードが、サンプルワード＋誤り訂
正ワードの回数発生し、その結果誤訂正を生じる
という問題がある。また、PCMデジタルデータ
の記録媒体として例えばビデオテープレコーダ等
を用いている場合、該ビデオテープレコーダのド
ロツプアウト補償回路が動作し欠損信号のかわり
に１ブロツク前のデータを再生システムに供給し
てしまうと、ブロツク誤りとは判定されないた
め、誤り検出ミスと同様の結果となる。
この発明は上記事情を考慮してなされたもの
で、誤り検出ミスがあつてもシンドロームから誤
りを判別し判定信号Epを出力するようにするこ
とにより、誤訂正を防止し得る極めて良好なデジ
タル信号処理装置を提供することを目的とする。
で、誤り検出ミスがあつてもシンドロームから誤
りを判別し判定信号Epを出力するようにするこ
とにより、誤訂正を防止し得る極めて良好なデジ
タル信号処理装置を提供することを目的とする。
ここで、まずこの発明の一実施例を説明するに
先立ち、符号誤りの訂正について説明する。ま
ず、前記パリテイ信号発生回路１６によつて誤り
訂正ワードPo、Qo（訂正用パリテイ信号）が次式
のように生成されるものとする。
先立ち、符号誤りの訂正について説明する。ま
ず、前記パリテイ信号発生回路１６によつて誤り
訂正ワードPo、Qo（訂正用パリテイ信号）が次式
のように生成されるものとする。
Po＝AoBoAo+1Bo+1Ao+2Bo+2
Qo＝T6AoT5BoT4Ao+1T3Bo+1
T2Ao+2TBo+2
但し、ｎは０または３の倍数で表わすアドレス
は半加算
ＴはＱ生成用マトリツクス
すると、前記シンドローム生成回路２８で生成さ
れるシンドロームS1、S2は次式で表わされる。
れるシンドロームS1、S2は次式で表わされる。
S1＝AoBoAo+1Bo+1Ao+2
Bo+2Po
S2＝T6AoT5BoT4Ao+1T3Bo+1
T2Ao+2TBo+2Qo
ここで、誤りがない場合には、S1＝０、S2＝０
となる。また、誤りがある場合、その訂正は、標
本化されたワードW1乃至W6及び訂正用パリテイ
信号Ｐ、Ｑを１ブロツクとすると、次のように場
合分けされて行なわれる。
となる。また、誤りがある場合、その訂正は、標
本化されたワードW1乃至W6及び訂正用パリテイ
信号Ｐ、Ｑを１ブロツクとすると、次のように場
合分けされて行なわれる。
(1) 標本化信号ワードのうち１ワードWiに誤り
がある場合、 W^i＝WiWie 但し、W^i：誤りワード Wi：頁値 Wie：誤りパターン 訂正用パリテイ信号Ｑが誤りでＰが誤りで
ない時、 S1＝ＰW1…Wi…W6＝W^ie ｉが判定信号Epで指示されていれば Wi＝WiWie＝WiS1 訂正用パリテイ信号Ｐが誤りでＱが誤りで
ない時、 Ｑ＝6 〓n=1 T7-n・WoであるからS2は、 S2＝ＱT6W1…T7-iWi…TW6 ＝T7-iWie ∴Wi＝Ti-7S2W^i 訂正用パリテイ信号Ｐ、Ｑが誤りでなく誤
りワードのｉの指示がない時、 S1＝Wie、S2＝T7-iWie S1＝Ti-7・S2またはT7-i・S1＝S2を満足す
るｉを求めて Wi＝W^iS1 (2) 標本化信号ワードが２ワードWi、Wj誤りの
場合、 W^iWiWie、W^j＝WjWjeとすると、 S1＝WieWje、S2＝T7-iWieT7-jWje Wje＝（ＩTi-j）-1（S1Ti-7S2） 但し、Ｉは単位マトリツクス Wie＝S1Wje ∴Wi＝Wi（ＩTi-j）-1（S1Ti-7S2） S1 Wj＝W^j（ＩTi-j）-1（S1Ti-7S2） ここで、第４図は前記デインターリーブ回路２
９におけるデータの流れを示すものである。今、
仮に標本化信号ワードAo、Bo、Ao+1、Bo+1、
Ao+2、Bo+2及び訂正用パリテイ信号Po、Qoが、
前記訂正回路３３に出力されているとする。そし
て、Ao+21D、Bo+18D、Ao+1+15D、Bo+1+12D、
Ao+2+9D、Bo+2+6D、Po+3D、Qoよりなるブロツク
が誤りデータブロツクであるにもかかわらず、誤
り検出回路２６が検出ミスをして誤りなしEp＝
０と判定したとする。この時のシンドロームは他
のワードに誤りがないとすれば、 S1＝PoAoBo…Bo+2＝０ S2＝Q′oT6AoT5Bo…TBo+2 ＝Qoe≠０ となる。
がある場合、 W^i＝WiWie 但し、W^i：誤りワード Wi：頁値 Wie：誤りパターン 訂正用パリテイ信号Ｑが誤りでＰが誤りで
ない時、 S1＝ＰW1…Wi…W6＝W^ie ｉが判定信号Epで指示されていれば Wi＝WiWie＝WiS1 訂正用パリテイ信号Ｐが誤りでＱが誤りで
ない時、 Ｑ＝6 〓n=1 T7-n・WoであるからS2は、 S2＝ＱT6W1…T7-iWi…TW6 ＝T7-iWie ∴Wi＝Ti-7S2W^i 訂正用パリテイ信号Ｐ、Ｑが誤りでなく誤
りワードのｉの指示がない時、 S1＝Wie、S2＝T7-iWie S1＝Ti-7・S2またはT7-i・S1＝S2を満足す
るｉを求めて Wi＝W^iS1 (2) 標本化信号ワードが２ワードWi、Wj誤りの
場合、 W^iWiWie、W^j＝WjWjeとすると、 S1＝WieWje、S2＝T7-iWieT7-jWje Wje＝（ＩTi-j）-1（S1Ti-7S2） 但し、Ｉは単位マトリツクス Wie＝S1Wje ∴Wi＝Wi（ＩTi-j）-1（S1Ti-7S2） S1 Wj＝W^j（ＩTi-j）-1（S1Ti-7S2） ここで、第４図は前記デインターリーブ回路２
９におけるデータの流れを示すものである。今、
仮に標本化信号ワードAo、Bo、Ao+1、Bo+1、
Ao+2、Bo+2及び訂正用パリテイ信号Po、Qoが、
前記訂正回路３３に出力されているとする。そし
て、Ao+21D、Bo+18D、Ao+1+15D、Bo+1+12D、
Ao+2+9D、Bo+2+6D、Po+3D、Qoよりなるブロツク
が誤りデータブロツクであるにもかかわらず、誤
り検出回路２６が検出ミスをして誤りなしEp＝
０と判定したとする。この時のシンドロームは他
のワードに誤りがないとすれば、 S1＝PoAoBo…Bo+2＝０ S2＝Q′oT6AoT5Bo…TBo+2 ＝Qoe≠０ となる。
但し、Q′o＝Qo＋Qoe
すなわち、S2は“０”にならず、Qoの誤りパ
ターンとなる。この時、標本化信号ワードに誤り
がないため問題とならないが、問題となるのは
Qoと同じタイミングでデインターリーブ回路２
９に入力される他のワードが、デインターリーブ
回路２９から出力されるときである。
ターンとなる。この時、標本化信号ワードに誤り
がないため問題とならないが、問題となるのは
Qoと同じタイミングでデインターリーブ回路２
９に入力される他のワードが、デインターリーブ
回路２９から出力されるときである。
ここにおいて、上述した演算処理をシンドロー
ム側からみて、考察すると、次のような結論が得
られる。
ム側からみて、考察すると、次のような結論が得
られる。
判定信号Epによつて誤りワードなしと判断
されかつシンドロームS1＝０、S2≠０となつた
場合、訂正用パリテイ信号Qoに誤りがある確
率が非常に高い。
されかつシンドロームS1＝０、S2≠０となつた
場合、訂正用パリテイ信号Qoに誤りがある確
率が非常に高い。
判定信号Epによつて誤りワードなしと判断
されかつシンドロームS1≠０、S2＝０となつた
場合、訂正用パリテイ信号Poに誤りがある確
率が非常に高い。
されかつシンドロームS1≠０、S2＝０となつた
場合、訂正用パリテイ信号Poに誤りがある確
率が非常に高い。
判定信号Epによつて誤りワードなしと判断
されかつシンドロームS1≠０、S2≠０でS1＝
Ti-7S2となり１≦ｉ≦６で判定された場合、標
本化ワードWiが誤りである確率が非常に高い。
されかつシンドロームS1≠０、S2≠０でS1＝
Ti-7S2となり１≦ｉ≦６で判定された場合、標
本化ワードWiが誤りである確率が非常に高い。
上記のような判定がなされた時は、そのタイミ
ングでの訂正処理はよいが、誤り検出時の同じタ
イミングでのデータブロツク内のワードにも誤り
がある確率が高く、このワードが他の誤りワード
とともにデインターリーブ回路２９で出力された
場合、誤訂正をしてしまう。例えば第４図におい
て、Ao、Bo、Ao+1、Bo+1、Ao+2、Bo+2、Po、Qo
が、判定信号Epによつて誤りなしと指示されて
も、シンドロームがS1≠０、S2＝０となつた時
は、訂正用パリテイ信号Poに誤りがあると判断
すべきである。そして、このときAo+18D、
Bo+15D、Bo+1+9D、Ao+2+6DBo+2+3Dについても、判
定信号Epを論理値“１”（誤り有り）にするよう
にすれば、誤訂正を防止し得るものである。
ングでの訂正処理はよいが、誤り検出時の同じタ
イミングでのデータブロツク内のワードにも誤り
がある確率が高く、このワードが他の誤りワード
とともにデインターリーブ回路２９で出力された
場合、誤訂正をしてしまう。例えば第４図におい
て、Ao、Bo、Ao+1、Bo+1、Ao+2、Bo+2、Po、Qo
が、判定信号Epによつて誤りなしと指示されて
も、シンドロームがS1≠０、S2＝０となつた時
は、訂正用パリテイ信号Poに誤りがあると判断
すべきである。そして、このときAo+18D、
Bo+15D、Bo+1+9D、Ao+2+6DBo+2+3Dについても、判
定信号Epを論理値“１”（誤り有り）にするよう
にすれば、誤訂正を防止し得るものである。
第５図及び第６図はそれぞれこの発明の基本構
成を示すものである。まず、第５図に示すものに
ついて、第３図と同一部分には同一記号を符して
説明する。すなわち、第３図に示す波形整形回路
２４からの出力は、入力端子４０を介してＳ／Ｐ
変換回路２５及び誤り検出回路２６に供給され
る。そして、このＳ／Ｐ変換回路２５で分割され
た各ワードと、誤り検出回路２６の判定信号Ep
とは、バツフアメモリ２７に供給される。このバ
ツフアメモリ２７を介した判定信号Epは、１ビ
ツト×7Dのシフトレジスタ４１に供給されると
ともに、エラーポインタパターン検出回路３０に
供給される。
成を示すものである。まず、第５図に示すものに
ついて、第３図と同一部分には同一記号を符して
説明する。すなわち、第３図に示す波形整形回路
２４からの出力は、入力端子４０を介してＳ／Ｐ
変換回路２５及び誤り検出回路２６に供給され
る。そして、このＳ／Ｐ変換回路２５で分割され
た各ワードと、誤り検出回路２６の判定信号Ep
とは、バツフアメモリ２７に供給される。このバ
ツフアメモリ２７を介した判定信号Epは、１ビ
ツト×7Dのシフトレジスタ４１に供給されると
ともに、エラーポインタパターン検出回路３０に
供給される。
そして、まず、バツフアメモリ２７から出力さ
れた誤り訂正ワードQoがそのままシンドローム
生成回路２８に供給された状態で、判定信号Ep
も誤り訂正ワードQoの判定信号QoEpとして、エ
ラーポインタパターン検出回路３０に供給され
る。次に、バツフアメモリ２７から出力された誤
り訂正ワードPo+3Dがデインターリーブ回路２９
によりＤだけ遅延されてシンドローム生成回路２
８に供給された状態で、シフトレジスタ４１から
Ｄビツト目の出力が取出され、これが誤り訂正ワ
ードPoの判定信号PoEpとなり、エラーポインタ
パターン検出回路３０に供給される。以下同様に
して、バツフアメモリ２７から出力された実信号
のワードAo+21Dがデインターリーブ回路２９によ
り7Dだけ遅延されてシンドローム生成回路２８
に供給された状態で、シフトレジスタ４１から
7Dビツト目の出力が取出され、これが実信号の
ワードAoの判定信号AoEpとなり、エラーポイン
タパターン検出回路３０に供給される。
れた誤り訂正ワードQoがそのままシンドローム
生成回路２８に供給された状態で、判定信号Ep
も誤り訂正ワードQoの判定信号QoEpとして、エ
ラーポインタパターン検出回路３０に供給され
る。次に、バツフアメモリ２７から出力された誤
り訂正ワードPo+3Dがデインターリーブ回路２９
によりＤだけ遅延されてシンドローム生成回路２
８に供給された状態で、シフトレジスタ４１から
Ｄビツト目の出力が取出され、これが誤り訂正ワ
ードPoの判定信号PoEpとなり、エラーポインタ
パターン検出回路３０に供給される。以下同様に
して、バツフアメモリ２７から出力された実信号
のワードAo+21Dがデインターリーブ回路２９によ
り7Dだけ遅延されてシンドローム生成回路２８
に供給された状態で、シフトレジスタ４１から
7Dビツト目の出力が取出され、これが実信号の
ワードAoの判定信号AoEpとなり、エラーポイン
タパターン検出回路３０に供給される。
ここで、デイレー回路３１、シンドローム生成
回路２８及びエラーポインタパターン検出回路３
０の各出力は、第３図と同様に処理されるもので
ある。
回路２８及びエラーポインタパターン検出回路３
０の各出力は、第３図と同様に処理されるもので
ある。
したがつて、１ビツト×7Dのシフトレジスタ
４１を用いてそのＤビツト目毎の出力を取出して
各ワードの判定信号Epとしている。つまり結果
的にデインターリーブ回路２９の基準遅延量Ｄに
対応するビツト数ずつ判定信号Epを遅延させる
ようにしたので、従来のようにデインターリーブ
回路２９を用いて判定信号Epを遅延させる必要
はなく、デインターリーブ回路２９は実信号ワー
ド及び誤り訂正ワードＰ，Ｑ分だけの容量で済
み、構成上及び経済上有利となるものである。
４１を用いてそのＤビツト目毎の出力を取出して
各ワードの判定信号Epとしている。つまり結果
的にデインターリーブ回路２９の基準遅延量Ｄに
対応するビツト数ずつ判定信号Epを遅延させる
ようにしたので、従来のようにデインターリーブ
回路２９を用いて判定信号Epを遅延させる必要
はなく、デインターリーブ回路２９は実信号ワー
ド及び誤り訂正ワードＰ，Ｑ分だけの容量で済
み、構成上及び経済上有利となるものである。
次に、第６図に示すものは、バツフアメモリ２
７から出力される判定信号Epを７ビツト×Ｄの
シフトレジスタ４２を介してエラーポインタパタ
ーン検出回路３０に供給するものである。このシ
フトレジスタ４２の部分を具体的に示すと第７図
に示すようになる。つまり、バツフアメモリ２７
から出力された判定信号Epは、接続端子４３を
介してシフトレジスタ４２の入力端IN7に供給さ
れるとともに、接続端子４４を介してエラーポイ
ンタパターン検出回路３０に供給される。このと
きの判定信号Epが誤り訂正ワードQoの判定信号
QoEpとなる。そして、この入力端IN7に入力され
た判定信号Epは、Ｄビツト分遅延されて出力端
OUT7より出力される。このときの判定信号Epが
誤り訂正ワードPoの判定信号PoEpとなる。
７から出力される判定信号Epを７ビツト×Ｄの
シフトレジスタ４２を介してエラーポインタパタ
ーン検出回路３０に供給するものである。このシ
フトレジスタ４２の部分を具体的に示すと第７図
に示すようになる。つまり、バツフアメモリ２７
から出力された判定信号Epは、接続端子４３を
介してシフトレジスタ４２の入力端IN7に供給さ
れるとともに、接続端子４４を介してエラーポイ
ンタパターン検出回路３０に供給される。このと
きの判定信号Epが誤り訂正ワードQoの判定信号
QoEpとなる。そして、この入力端IN7に入力され
た判定信号Epは、Ｄビツト分遅延されて出力端
OUT7より出力される。このときの判定信号Epが
誤り訂正ワードPoの判定信号PoEpとなる。
以下同様にして、出力端OUT1から出力された
判定信号Epが、元の判定信号Epを7Dビツト分遅
延させた実信号のワードAoの判定信号AoEpとな
る。そして、これら各出力端OUT1乃至OUT7の
出力は、接続端子４５を介して、前記エラーポイ
ンタパターン検出回路３０に供給される。
判定信号Epが、元の判定信号Epを7Dビツト分遅
延させた実信号のワードAoの判定信号AoEpとな
る。そして、これら各出力端OUT1乃至OUT7の
出力は、接続端子４５を介して、前記エラーポイ
ンタパターン検出回路３０に供給される。
このような構成によつても、第５図に示したも
のと同様な効果を得ることができる。
のと同様な効果を得ることができる。
上記のような基本構成において、以下この発明
の一実施例について図面を参照して詳細に説明す
る。第８図に示すものは、上記第５図及び第６図
に示した基本構成のうち、第６図に示した方の基
本構成に基づいて構成されるものである。すなわ
ち、シンドローム生成回路２８によつて生成され
たシンドロームS1、S2は、訂正制御回路４６に供
給される。この訂正制御回路４６は、シンドロー
ムS1、S2が前述した、、のいずれかの状態
となつた場合、誤り検出回路２６に無関係に判定
信号Epを出力する。そして、上記訂正制御回路
４６の判定信号Epと、誤り検出回路２６の判定
信号Epとは、オア回路４７で論理和がとられて、
前記シフトレジスタ４２の入力端に供給される。
つまり、具体的に言えば、第９図に示すように、
接続端子４３を介して誤り検出回路２６から供給
される判定信号Epo及びシフトレジスタ４２の各
出力端OUT7乃至OUT2から出力される判定信号
PoEp、Bo+2Ep、Ao+2Ep、Bo+1Ep、Ao+1Ep、BoEp
は、それぞれオア回路４７１乃至４７７の入力一
端に供給される。このオア回路４７１乃至４７７
の入力他端には、上記訂正制御回路４６からの判
定信号Epが供給され、出力端はシフトレジスタ
４２の各入力端IN7乃至IN1に接続されている。
の一実施例について図面を参照して詳細に説明す
る。第８図に示すものは、上記第５図及び第６図
に示した基本構成のうち、第６図に示した方の基
本構成に基づいて構成されるものである。すなわ
ち、シンドローム生成回路２８によつて生成され
たシンドロームS1、S2は、訂正制御回路４６に供
給される。この訂正制御回路４６は、シンドロー
ムS1、S2が前述した、、のいずれかの状態
となつた場合、誤り検出回路２６に無関係に判定
信号Epを出力する。そして、上記訂正制御回路
４６の判定信号Epと、誤り検出回路２６の判定
信号Epとは、オア回路４７で論理和がとられて、
前記シフトレジスタ４２の入力端に供給される。
つまり、具体的に言えば、第９図に示すように、
接続端子４３を介して誤り検出回路２６から供給
される判定信号Epo及びシフトレジスタ４２の各
出力端OUT7乃至OUT2から出力される判定信号
PoEp、Bo+2Ep、Ao+2Ep、Bo+1Ep、Ao+1Ep、BoEp
は、それぞれオア回路４７１乃至４７７の入力一
端に供給される。このオア回路４７１乃至４７７
の入力他端には、上記訂正制御回路４６からの判
定信号Epが供給され、出力端はシフトレジスタ
４２の各入力端IN7乃至IN1に接続されている。
そして、今、誤り検出回路２６に誤り検出ミス
（誤りみのがし）が生じ、判定信号Epの論理値が
“０”であつたとする。ところが、この場合、シ
ンドロームS1、S2は前述のいずれかの状態、
、となるので、このシンドロームS1、S2に基
づいて訂正制御回路４６から論理値“１”（誤り
有り）の判定信号Epが出力され、オア回路４７
を介してシフトレジスタ４２に供給される。そし
て、以下誤りワードが指示された前述の如く誤り
訂正を行なうことができるものである。
（誤りみのがし）が生じ、判定信号Epの論理値が
“０”であつたとする。ところが、この場合、シ
ンドロームS1、S2は前述のいずれかの状態、
、となるので、このシンドロームS1、S2に基
づいて訂正制御回路４６から論理値“１”（誤り
有り）の判定信号Epが出力され、オア回路４７
を介してシフトレジスタ４２に供給される。そし
て、以下誤りワードが指示された前述の如く誤り
訂正を行なうことができるものである。
したがつて、上記実施例のような構成によれ
ば、誤り検出回路２６に検出ミスがあつてもシン
ドロームS1、S2から誤りがあることを判断して、
判定信号Epを発生させるようにしたので、先に
述べたような誤訂正が生じることもなく、安定な
再生を行なうことができる。また、この実施例で
は上記第６図に示す基本構成に基づいて構成した
が、これは第５図に示す基本構成に基づいても容
易に実現し得ることは言うまでもないことであ
る。
ば、誤り検出回路２６に検出ミスがあつてもシン
ドロームS1、S2から誤りがあることを判断して、
判定信号Epを発生させるようにしたので、先に
述べたような誤訂正が生じることもなく、安定な
再生を行なうことができる。また、この実施例で
は上記第６図に示す基本構成に基づいて構成した
が、これは第５図に示す基本構成に基づいても容
易に実現し得ることは言うまでもないことであ
る。
なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で種
類変形して実施することができる。
ではなく、この外その要旨を逸脱しない範囲で種
類変形して実施することができる。
したがつて、以上詳述したようにこの発明によ
れば、誤り検出にミスがあつてもシンドロームか
ら誤りを判別し判定信号Epを出力するようにし
たので、誤訂正を防止し得る極めて良好なデジタ
ル信号処理装置を提供することができる。
れば、誤り検出にミスがあつてもシンドロームか
ら誤りを判別し判定信号Epを出力するようにし
たので、誤訂正を防止し得る極めて良好なデジタ
ル信号処理装置を提供することができる。
第１図はPCMオーデイオ信号を記録、再生す
るためのデータフオーマツトの一例を示すタイム
チヤート、第２図及び第３図はそれぞれ従来のデ
ジタル信号処理装置を示すブロツク構成図、第４
図はデインターリーブ回路のデータの流れを説明
するための説明図、第５図乃至第７図はそれぞれ
この発明の基本構成を示すブロツク構成図、第８
図はこの発明に係るデジタル信号処理装置の一実
施例を示すブロツク構成図、第９図は同実施例の
要部を示す構成図である。 １１，１２…入力端子、１３…マルチプレクサ
回路、１４…Ａ／Ｄ変換回路、１５…Ｓ／Ｐ変換
回路、１６…パリテイ信号生成回路、１７…Ｐ／
Ｓ変換回路、１８…インターリーブ回路、１９…
切換スイツチ、２０…変調回路、２１…出力端
子、２２…誤り検出信号付加回路、２３…入力端
子、２４…波形整形回路、２５…Ｓ／Ｐ変換回
路、２６…誤り検出回路、２７…バツフアメモ
リ、２８…シンドローム生成回路、２９…デイン
タリーブ回路、３０…エラーポインタパターン検
出回路、３１…デイレー回路、３２…補正回路、
３３…訂正回路、３４…訂正制御回路、３５…デ
インターリーブ誤り検出回路、３６…ミユーデイ
ング検出回路、３７…出力端子、３８…入力端
子、３９…ワードデイレー回路、４０…入力端
子、４１，４２…シフトレジスタ、４３…乃至４
５…接続端子、４６…訂正制御回路、４７…オア
回路。
るためのデータフオーマツトの一例を示すタイム
チヤート、第２図及び第３図はそれぞれ従来のデ
ジタル信号処理装置を示すブロツク構成図、第４
図はデインターリーブ回路のデータの流れを説明
するための説明図、第５図乃至第７図はそれぞれ
この発明の基本構成を示すブロツク構成図、第８
図はこの発明に係るデジタル信号処理装置の一実
施例を示すブロツク構成図、第９図は同実施例の
要部を示す構成図である。 １１，１２…入力端子、１３…マルチプレクサ
回路、１４…Ａ／Ｄ変換回路、１５…Ｓ／Ｐ変換
回路、１６…パリテイ信号生成回路、１７…Ｐ／
Ｓ変換回路、１８…インターリーブ回路、１９…
切換スイツチ、２０…変調回路、２１…出力端
子、２２…誤り検出信号付加回路、２３…入力端
子、２４…波形整形回路、２５…Ｓ／Ｐ変換回
路、２６…誤り検出回路、２７…バツフアメモ
リ、２８…シンドローム生成回路、２９…デイン
タリーブ回路、３０…エラーポインタパターン検
出回路、３１…デイレー回路、３２…補正回路、
３３…訂正回路、３４…訂正制御回路、３５…デ
インターリーブ誤り検出回路、３６…ミユーデイ
ング検出回路、３７…出力端子、３８…入力端
子、３９…ワードデイレー回路、４０…入力端
子、４１，４２…シフトレジスタ、４３…乃至４
５…接続端子、４６…訂正制御回路、４７…オア
回路。
Claims (1)
- １ 情報信号を符号化し所定のインターリーブ処
理を施して記録されたデータを読出し復号化する
デジタル信号処理装置において、前記データから
所定のデータブロツク毎に符号誤りを検出し誤り
判定信号を出力する誤り検出回路と、前記データ
を前記所定のデータブロツク毎にワード単位に分
割する分割回路と、この分割回路からの出力にデ
インターリーブ処理を施すデインターリーブ回路
と、前記誤り検出回路からの誤り判定信号を前記
デインターリーブ回路の遅延量に対応するビツト
数遅延する遅延回路と、前記デインターリーブ回
路から出力されたワードに基づいてシンドローム
を生成するシンドローム生成回路と、このシンド
ローム生成回路で生成されたシンドロームが符号
に誤り有りを表わし、かつ前記誤り検出回路の判
定結果が誤り無しの状態で、誤り有りの誤り判定
信号を発生して前記遅延回路に供給する制御回路
とを具備してなることを特徴とするデジタル信号
処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128333A JPS5753807A (en) | 1980-09-16 | 1980-09-16 | Processsor of digital signal |
| EP81304191A EP0048150B1 (en) | 1980-09-16 | 1981-09-14 | A pcm signal processor |
| DE8181304191T DE3164738D1 (en) | 1980-09-16 | 1981-09-14 | A pcm signal processor |
| US06/302,078 US4459696A (en) | 1980-09-16 | 1981-09-14 | PCM Signal processor with error detection and correction capability provided by a data error pointer |
| CA000385985A CA1187998A (en) | 1980-09-16 | 1981-09-16 | Pcm signal processor |
| KR1019810003460A KR850001444B1 (ko) | 1980-09-16 | 1981-09-16 | 디지탈 신호 처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128333A JPS5753807A (en) | 1980-09-16 | 1980-09-16 | Processsor of digital signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753807A JPS5753807A (en) | 1982-03-31 |
| JPH026150B2 true JPH026150B2 (ja) | 1990-02-07 |
Family
ID=14982191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55128333A Granted JPS5753807A (en) | 1980-09-16 | 1980-09-16 | Processsor of digital signal |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4459696A (ja) |
| EP (1) | EP0048150B1 (ja) |
| JP (1) | JPS5753807A (ja) |
| KR (1) | KR850001444B1 (ja) |
| CA (1) | CA1187998A (ja) |
| DE (1) | DE3164738D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2528613B1 (fr) * | 1982-06-09 | 1991-09-20 | Hitachi Ltd | Memoire a semi-conducteurs |
| US4805162A (en) * | 1982-11-01 | 1989-02-14 | Storage Technology Partners Ii | Fine and coarse servo system for access and tracking on an optical disk |
| JP2533076B2 (ja) * | 1983-04-30 | 1996-09-11 | ソニー株式会社 | エラ−訂正のための符号化方法 |
| JPS6387826A (ja) * | 1986-10-01 | 1988-04-19 | Victor Co Of Japan Ltd | 符号エラ−訂正装置 |
| JPH02299324A (ja) * | 1989-05-15 | 1990-12-11 | Mitsubishi Electric Corp | 音声符号化装置 |
| JP3259323B2 (ja) * | 1992-04-13 | 2002-02-25 | ソニー株式会社 | デ・インターリーブ回路 |
| US5483541A (en) * | 1993-09-13 | 1996-01-09 | Trw Inc. | Permuted interleaver |
| US5646923A (en) * | 1993-11-17 | 1997-07-08 | International Business Machines Corporation | System and method for hiding P-list entries for a disk from an initiator using a small computer system interface |
| JPH07170201A (ja) * | 1993-12-14 | 1995-07-04 | Nec Corp | インターリーブ回路 |
| US5577054A (en) * | 1994-09-13 | 1996-11-19 | Philips Electronics North America Corporation | Device and method for performing error detection on an interleaved signal portion, and a receiver and decoding method employing such error detection |
| US6047036A (en) * | 1997-05-02 | 2000-04-04 | Advanced Micro Devices, Inc. | System and method for implementing a mute voice signal upon reception of a ADPCM zero nibble in wireless communications |
| US6329935B1 (en) * | 1999-12-22 | 2001-12-11 | International Business Machines Corporation | Temporally separating and re-organizing data using two-stage interleaving and de-interleaving |
| JP2002251294A (ja) * | 2001-02-23 | 2002-09-06 | Nec Corp | ２重化交絡方式及び２重化交絡装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052509B2 (ja) * | 1977-05-16 | 1985-11-19 | ソニー株式会社 | デジタル信号伝送方法 |
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