JPH0421944B2 - - Google Patents
Info
- Publication number
- JPH0421944B2 JPH0421944B2 JP58031481A JP3148183A JPH0421944B2 JP H0421944 B2 JPH0421944 B2 JP H0421944B2 JP 58031481 A JP58031481 A JP 58031481A JP 3148183 A JP3148183 A JP 3148183A JP H0421944 B2 JPH0421944 B2 JP H0421944B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bit
- output
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 102100038204 Large neutral amino acids transporter small subunit 1 Human genes 0.000 description 4
- 108091006232 SLC7A5 Proteins 0.000 description 4
- 102100038235 Large neutral amino acids transporter small subunit 2 Human genes 0.000 description 2
- 108091006238 SLC7A8 Proteins 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1876—Interpolating methods
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Description
〔発明の属する技術分野〕
本発明は、例えばデイジタルオーデイオ等のデ
イジタルデータの誤り訂正回路における訂正不能
なデータのデータ補間回路に関する。 〔従来技術の説明〕 一般に、テープ、デイスク等の記録媒体から得
られるデイジタル信号では、その媒体のデータ読
取り機器の動作性能の限界、あるいは媒体自体の
欠陥部分の存在等によりドロツプアウトや調歩づ
れ、データの読誤り等の誤りが生じる。この誤り
を検出し訂正するために、これらのデータには誤
り訂正信号が付加され、記録されている。しか
し、これらの誤り訂正符号の能力には限界があ
り、誤り訂正ができないときもある。ところが、
デイジタルオーデイオの場合には、デイジタルデ
ータの誤りは、アナログに復調したときに大きな
ノイズとなるため、誤りのあるデータを出力しな
いようにする必要がある。このため、誤り訂正を
行うことができなかつたデータの補間処理を行う
データ補間回路が必要になる。 ここで、Ｍビツトで１ワードが構成されるデー
タAoが、このデータ補間回路に入力データを供
給する信号復号部からW.CLOCKなるワードごと
のクロツクの周期ごとに、A1、A2、A3…Ao-1、
Ao、Ao+1…と順次に得られる場合に、各々のワ
ードAoに１ビツトの誤りフラグFoを付加するも
のとする。Foが“０”のときはデータAoが正し
いデータであり、Foが“１”のときは誤り訂正
の能力の限界によりデータAoが訂正不可能な誤
りのデータであることを示すものとする。データ
補間回路の方法としては、データAo以前のデー
タと次のデータAo+1とを用いて、第１表に従つ
て補間処理を行い、次のW.CLOCKに同期して出
力データBo+1を得る方法が一般に考えられてい
る。
イジタルデータの誤り訂正回路における訂正不能
なデータのデータ補間回路に関する。 〔従来技術の説明〕 一般に、テープ、デイスク等の記録媒体から得
られるデイジタル信号では、その媒体のデータ読
取り機器の動作性能の限界、あるいは媒体自体の
欠陥部分の存在等によりドロツプアウトや調歩づ
れ、データの読誤り等の誤りが生じる。この誤り
を検出し訂正するために、これらのデータには誤
り訂正信号が付加され、記録されている。しか
し、これらの誤り訂正符号の能力には限界があ
り、誤り訂正ができないときもある。ところが、
デイジタルオーデイオの場合には、デイジタルデ
ータの誤りは、アナログに復調したときに大きな
ノイズとなるため、誤りのあるデータを出力しな
いようにする必要がある。このため、誤り訂正を
行うことができなかつたデータの補間処理を行う
データ補間回路が必要になる。 ここで、Ｍビツトで１ワードが構成されるデー
タAoが、このデータ補間回路に入力データを供
給する信号復号部からW.CLOCKなるワードごと
のクロツクの周期ごとに、A1、A2、A3…Ao-1、
Ao、Ao+1…と順次に得られる場合に、各々のワ
ードAoに１ビツトの誤りフラグFoを付加するも
のとする。Foが“０”のときはデータAoが正し
いデータであり、Foが“１”のときは誤り訂正
の能力の限界によりデータAoが訂正不可能な誤
りのデータであることを示すものとする。データ
補間回路の方法としては、データAo以前のデー
タと次のデータAo+1とを用いて、第１表に従つ
て補間処理を行い、次のW.CLOCKに同期して出
力データBo+1を得る方法が一般に考えられてい
る。
本発明は、上記の欠点に鑑みてなたれたもので
あり、素子数および配線数が少なく、容易に多チ
ヤンネル化が可能で集積回路化に好適な動作を行
うデータ補間回路を提供することを目的とするも
のである。 〔発明の特徴〕 本発明はデイジタルデータの誤り訂正回路にお
いて、チヤンネルあたりに２ワード分のデータを
記憶するメモリ容量を有して入力データを記憶す
るRAMと、該RAMの出力を一方の入力とする
加算器と、該加算器の出力を入力とし、該加算器
のもう一方の入力に帰還する信号を出力する第１
のラツチと、該第１のラツチの出力を入力とする
第２のラツチと、該第１および第２のラツチの出
力を入力として補間された出力データを出力する
第３のラツチと、入力データごとにデータに付加
される誤りフラグを入力とする第４のラツチと、
該第４のラツチの出力を入力とする第５のラツチ
と、該第４および第５のラツチの出力の状態によ
り上記RAMのアドレスを設定し、書込み・読出
し信号および各ラツチへのラツチ信号を供給する
タイミング回路とにより構成されることを特徴と
する。 〔実施例による説明〕 以下、本発明の実施例を図面に基づいて説明す
る。 第２図は本発明実施例回路の概略的なブロツク
構成図であり、第３図は実施例回路のアルゴリズ
ムを示す図である。 第２図において、本実施例回路は、１ワードが
Ｍビツトからなるデータを２ワード分記憶する
RAM１５と、アダー（加算器）１６と、Ｍビツ
トラツチ１７と、１ビツトラツチ１８，１９と、
タイミング回路２０とにより構成され、これらの
各回路はW.CLOCKにより…（ｎ−１）、ｎ、（ｎ
＋１）…というように各時点でその状態が変化し
ていく。 今、時点ｎの一番最初の状態にあるものとす
る。このときRAM１５について２ワード分のア
ドレスポインタを設定し、このポインタの指示す
る一方のアドレスをα、他方をβと定義し、相対
番地βに現時点に最も近く、かつ正しいデータが
記憶されるものとする。この第２図の実施例回路
の基本的な動作を明すると、誤りフラグFo、Fo+1
の状態により、RAM１５の相対番地βに記憶さ
れているデータβdt、あるいは相対番地αに記憶
されているデータαdtを読み出し、アダー１６で
加算した後、次の（ｎ＋１）時点のW.CLOCKに
同期してＭビツトラツチ１７から出力端子OUT
に出力する。このとき、誤りフラグFo、Fo+1は１
ビツトラツチ１９，１８にそれぞれ記憶されてい
る。この実施例回路は第３図のアルゴリズムに従
つて動作する。第３図のアルゴリズムは、W.
CLOCKをさらに細分化したタイミングにより、
ステツプ、、…というように遷移し、これ
らのタイミングはタイミング回路２０により生成
される。 第３図によつて、第１表に示す各状態における
動作を説明する。 第１表における状態１は、Fo＝０、Fo+1＝Ｘで
あり、Ｘ＝０としたときの状態11、およびＸ＝１
としたときの状態12に分類される。 まず、状態11では、Fo＝０、Fo+1＝０であり、
これは正しいデータが連続した場合である。この
場合には、ステツプにおいて、前時点（ｎ−
１）にＭビツトラツチ１７の入力に印加されてい
たデータをW.CLOCKに同期してこのＭビツトラ
ツチ１７から出力データBoとして出力し、ステ
ツプでFo+1＝１か否かの判定を行う。このステ
ツプの判定では、Fo+1＝０となるから、ステツ
プに移り、入力端子INに印加されているデー
タAo+1をRAM１５の相対番地αに書き込む。次
にステツプにおいてFo＝０あるいはFo+1＝１の
判定を行う。この判定においてはfo＝０であるか
ら、ステツプに移り、RAM１５の相対番地β
のデータβdtを読み出す。そして （βdt＋βdt）／２＝βdt の加算をアダー１６で実行し、この加算値をＭビ
ツトラツチ１７への入力データとし、次の時点
（ｎ＋１）においてW.CLOCKに同期してＭビツ
トラツチ１７から出力データBo+1として出力す
る。このとき、、データβdtは、Fo＝０であるか
ら、前時点（ｎ−１）においてRAM１５に書き
込まれたデータAoにほかならない。したがつて
第１表に示すように、出力データBo+1はデータ
Aoとなる。次に、ステツプではFo+1＝１かの
判定が行われるが、この判定ではFo+1＝０である
からステツプに移り、アドレスポインタの切換
えが行われる。これにより、ステツプで相対番
地αに書き込まれたデータAo+1は相対番地βに
記憶されていることになり、これは現時点に最も
近い正しいデータが相対番地βに記憶されること
に相当する。 また、状態12ではFo＝０、Fo+1＝１であつて、
これは正しいデータAoの次に誤りのあるデータ
Ao+1が到来した場合となる。まず、ステツプ
で出力データBoを出力した後、ステツプで
Fo+1＝１と判定されるから、データAo+1はRAM
１５の相対番地αに書き込まれず、次のステツプ
の判定に移り、相対番地βの内容βdt、すなわ
ちデータAoが、状態11のときと同様に、次のW.
CLOCKに同期して出力されるべくＭビツトラツ
チ１７の入力に印加される。さらにステツプで
はFo+1＝１と判定されるのでアドレスポインタは
切り換わることなく、相対番地βにはデータAo
が記憶されていることとなる。 次に、状態２ではFo＝１、Fo+1＝０であり、誤
りのあるデータAoの次に正しいデータAo+1が得
られた場合となる。まずステツプにおいて、最
も現時点に近く、かつ正しいデータAjをW.
CLOCKに同期して出力データBoとして出力す
る。ステツプの判定ではFo+1＝０であるから、
ステツプにおいてデータAo+1を相対番地αに
書き込む。次にステツプの判定でステツプに
移り、（αdt＋βdt）／２の演算を実行し、結果を
出力データBo+1として出力するために、Ｍビツ
トラツチ１７の入力に印加する。さらに、ステツ
プでのFo+1＝０との判定によりアドレスポイン
タの切換えが行われる。これにより、状態11の場
合と同様に、ステツプにおいて相対番地αに書
き込まれたデータAo+1が現時点に最も近く、か
つ正しいデータとして相対番地βに記憶されるこ
とになる。 状態３ではFo＝１、Fo+1＝１であり、誤りのあ
るデータが連続した場合である。前記と同様にし
て、ステツプでデータAjが出力データBoとし
て出力された後に、ステツプでのFo+1＝１との
判定により、データAo+1が相対番地αに書き込
まれることなく、ステツプの判定に移る。さら
にステツプに移つてステツプでの演算を行
う。これによりβdtはデータAjであるから、この
データが次のW.CLOCKに同期して出力データ
Bo+1としてＭビツトラツチ１７から出力される
ことになる。さらに、ステツプの判定によりア
ドレスポインタは切り換わらず、以前として現時
点に最も正しくデータとしてデータAjが相対番
地βに記憶されていることとなる。 このように、第３図に示す本発明のアルゴリズ
ムによれば、第１表に示すような各状態における
出力データBo+1を得ることができる。 第４図、第５図は、第２図、第３図の実施例回
路およびそのアルゴリズムを一層具体化した本発
明実施例回路のブロツク構成と動作のフローチヤ
ートをそれぞれ示すものである。 第４図において、本実施例回路は、Ｎビツト×
４シンボルの容量をもつRAM２２、Ｎビツトシ
ンボルとＮビツトシンボルの加算をアダー２３、
このアダー２３の加算結果Ｎビツトとキヤリー出
力COをラツチする（Ｎ＋１）ビツトラツチ２４、
さらにこの（Ｎ＋１）ビツトラツチ２４の出力の
うちの加算結果Ｎビツトの上位（Ｎ−１）ビツト
にあたる部分とキヤリー出力にある１ビツトの部
分との合計ＮビツトをラツチするＮビツトラツチ
２５、さらにこのＮビツトラツチ２５の出力のう
ちの１ビツトのキヤリー出力端子とアダー２３の
キヤリー入力端子との間に挿入したゲート２７、
上記（Ｎ＋１）ビツトラツチ２４の（Ｎ＋１）ビ
ツト出力とＮビツトラツチ２５の出力のうちの加
算結果にあたる（Ｎ−１）ビツト出力との合計
2Nビツト＝Ｍビツトの出力をラツチするＭビツ
トラツチ２６、誤りフラグをラツチしシフトする
１ビツトラツチ２９，３０，およびこれらのタイ
ミングをコントロールするタイミング回路２８に
より構成される。なおこのとき、１ワードは２シ
ンボルで構成されるものとする。第４図の信号線
上の各信号の意味は、ADRES.H、ADRES.L、
WRITE、READは、各々RAM２２の４シンボ
ルを決定する２本のアドレス線上の上位ビツトと
下位ビツツト、書込み信号、読出し信号であり、
RST、LAT1はそれぞれ（Ｎ＋１）ビツトラツ
チ２４のリセツト信号とラツチ信号、LAT2はＮ
ビツトラツチ２５のラツチ信号、CAENはＮビ
ツトラツチ２５の出力のうちのキヤリー出力にあ
たるビツトをアダー２３のキヤリ入力に印加する
ゲート２７を開ける信号である。まW.CLOCKは
１ビツトラツチ２９，３０とＭビツトラツチ２６
のラツチ信号となるほかに、タイミング回路２８
のトリガパルスとなる。さらに第２図の概略的な
実施例回路との違いは、Ｍビツトデータを上位Ｎ
ビツトと下位ビツトとに分割したことであり、以
後、相対番地αおよびβのデータのうち上位Ｎビ
ツトのシンボルをαdtH、βdtHで表わし、下位Ｎビ
ツトをαdtL、βdtLで表わすこととする。このと
き、ADREES.Hを反転させることは相対番地α
とβを入れ換えることに相当し、ADRES.Lを反
転させることは同一相番地で上位Ｎビツトシンボ
ルと下位Ｎビツトシンボルのアドレスを切り換え
ることにあたる。 第５図のフローチヤートにおいて、(1)、(2)、(3)
…(8)はタイミング回路２８の発生するステツプで
あり、Ｃは、Ｃ＝o＋Fo+1の論理式で示される
論理であり、「Fo＝０またはFo+1＝１」のときに
真となる。ここで第５図のフローチヤートと第３
図のアルゴリズムの対応を示すと、第５図のステ
ツプ(1)が第３図のステツプに、第５図のステツ
プ(2)が第３図のステツプ、に、第５図のステ
ツプ(3)、(4)、(5)、(6)、(7)が第３図のステツプ、
、に、第５図のステツプ(8)が第３図のステツ
プ、にそれぞれ対応する。 この第５図のフローチヤートを説明すると、ス
テツプ(1)において（ｎ−１）時点における出力デ
ータBoをW.CLOCKに同期して出力し、ステツ
プ(2)において、Fo+1＝０のとき、すなわち入力端
子INに印加されるデータAo+1が正しいときに、
まずRAM２２の相対番地αの上位部分に、デー
タAo+1の上位部分（Ao+1）Hを書き込み、次に
ADRES.Lを反転させ、下位部分（Ao+1）Lを相対
番地αの下位部分に書き込む。このとき、もし
Fo+1＝１である場合にはは、ADRES.Lのみを反
転させて、アドレスが相対番地αの下位部分を示
すようにデータAo+1は書き込まない。 次にステツプ(3)で、まずADRES.Hを反転さ
せ、これによりRAM２２のアドレスを相対番地
βの下位部分を示すようにし、このデータβdtLを
読み出し、アダー２３の片側の入力とすると同時
に（Ｎ＋１）ビツトラツチ２４にリセツト信号
RSTを印加してリセツトすることにより、アダ
ー２３のもう一方の入力に全ビツトが０のシンボ
ルを与える。これにより、アダー２３の出力には
βdtLが得られる。この時点で（Ｎ＋１）ビツトラ
ツチ２４にラツチ信号LAT１を印加してラツチ
することにより、ステツプ(3)の最後の時点では、
アダー２３の一方の入力にはβdtLが印加されるこ
ととなる。 次にステツプ(4)において、まず、Ｃ＝１のと
き、すなわちFo＝０、またはFo+1＝１の場合、
ADRES.Hは反転されず、RAM２２のアドレス
は変化しないので、RAM２２から読み出される
シンボルはβdtLであり、アダー２３の出力には
（βdtL＋βdtL）が得られる。そして、ラツチ信号
LAT１を印加することにより、（Ｎ＋１）ビツト
ラツチ２４には、この結果Ｎビツトとキヤリー出
力ビツトとが記憶される。また同様に、ステツプ
(4)の最初の判定でＣ＝０のときはADRES.Hが反
転され、RAM２２からはαdtLが読み出され、ア
ダー２３の加算結果（βdtL＋αβdtL）が（Ｎ＋１）
ビツトラツチ２４にＮビツトの結果と１ビツトの
キヤリー出力として記憶される。 次にステツプ(5)において（Ｎ＋１）ビツトラツ
チ２４に記憶されたＮビツトの加算結果のうちの
上位（Ｎ−１）ビツトとキヤリー出力１ビツトと
がＮビツトラツチ２５にLAT２を印加すること
により記憶される。 次のステツプ(6)、(7)において、まずADRES.L
を反転することにより、RAM２２から読み出さ
れるデータは上位部分となるので、ここでステツ
プ(4)と同様の比較が行われ、ステツプ(4)、(5)で
（βdtL＋βdtL）の加算を行つた場合には、（βdtH＋
βdtH＋CARRY）の加算が行われ、ステツプ(4)、
(5)で（αdtL＋αdtL）の加算を行つた場合には、
（βdtH＋αdtH＋CARRY）の加算が行われ、それ
ぞれ（Ｎ＋１）ビツトラツチ２４にLAT１を印
加することによりＮビツト加算結果と１ビツトの
キヤリー出力として記憶する。すなわちステツプ
(7)の最後の時点において（Ｎ＋１）ビツトラツチ
２４およびＮビツトラツチ２５には、Ｃ＝１の場
合には（βdt＋βdt）の加算結果を１ビツトLSB
方向にシフトしたデータ、すなわち（βdt＋
βdt）／２＝βdtが記憶され、Ｃ＝０の場合には、
同様に（βdt＋αdt）／２が記憶されていること
となる。またこのとき、RAM２２のアドレス
は、Ｃ＝１のときは相対番地βHを示し、Ｃ＝０の
ときには相対番地αHを示している。 さらに、ステツプ(8)により第１表の状態１のう
ちで、前述の状態11の場合、すなわちFo＝０、
Fo+1＝０の場合は、Ｃ＝１となるからADRES.H
の反転は行われず、アドレスは相対番地βHを示し
たままとなり、次のW.CLOCKから始める（ｎ＋
１）の処理においては、このアドレスが相対番地
αHとして見なされ、すなわちアドレスポインタの
切換えが行われたこととなる。また状態12の場
合、すなわちFo＝０、Fo+1＝１、Ｃ＝１のときに
は１度だけADRES.Hが反転され、アドレスは相
対番地αHに変わる。したがつて、次のW.CLOCK
から始まる（ｎ＋１）の処理においては、このア
ドレスがそのまま相対番地αHとして見なされるこ
ととなり、アドレスポインタの切換えは行われな
いこととなる。次に第１表の状態２の場合、すな
わち、Fo＝１、Fo+1＝０、Ｃ＝０のときは１度だ
けADRES.Hが反転されて、アドレスは相対番地
βHを示すこととなり、アドレスポインタの切換え
が行われる。さらに第１表の状態３の場合、、す
なわち、Fo＝１、Fo+1＝０、Ｃ＝０のときは１度
だけADRES.Hが反転され、アドレスはαHに変化
するためにアドレスポインタの切換えは行われな
いこととなる。このようにして一連のステツプを
経て、ステツプ(8)の最後の時点での各状態１、
２、３におけるAo+1の書き込みの有無、（Ｎ＋
１）ビツトラツチ２４およびＮビツトラツチ２５
の記憶している内容、RAM２２の指示されてい
るアドレス、アドレスポインタの切換えの有無を
まとめたものが次の第２表である。
あり、素子数および配線数が少なく、容易に多チ
ヤンネル化が可能で集積回路化に好適な動作を行
うデータ補間回路を提供することを目的とするも
のである。 〔発明の特徴〕 本発明はデイジタルデータの誤り訂正回路にお
いて、チヤンネルあたりに２ワード分のデータを
記憶するメモリ容量を有して入力データを記憶す
るRAMと、該RAMの出力を一方の入力とする
加算器と、該加算器の出力を入力とし、該加算器
のもう一方の入力に帰還する信号を出力する第１
のラツチと、該第１のラツチの出力を入力とする
第２のラツチと、該第１および第２のラツチの出
力を入力として補間された出力データを出力する
第３のラツチと、入力データごとにデータに付加
される誤りフラグを入力とする第４のラツチと、
該第４のラツチの出力を入力とする第５のラツチ
と、該第４および第５のラツチの出力の状態によ
り上記RAMのアドレスを設定し、書込み・読出
し信号および各ラツチへのラツチ信号を供給する
タイミング回路とにより構成されることを特徴と
する。 〔実施例による説明〕 以下、本発明の実施例を図面に基づいて説明す
る。 第２図は本発明実施例回路の概略的なブロツク
構成図であり、第３図は実施例回路のアルゴリズ
ムを示す図である。 第２図において、本実施例回路は、１ワードが
Ｍビツトからなるデータを２ワード分記憶する
RAM１５と、アダー（加算器）１６と、Ｍビツ
トラツチ１７と、１ビツトラツチ１８，１９と、
タイミング回路２０とにより構成され、これらの
各回路はW.CLOCKにより…（ｎ−１）、ｎ、（ｎ
＋１）…というように各時点でその状態が変化し
ていく。 今、時点ｎの一番最初の状態にあるものとす
る。このときRAM１５について２ワード分のア
ドレスポインタを設定し、このポインタの指示す
る一方のアドレスをα、他方をβと定義し、相対
番地βに現時点に最も近く、かつ正しいデータが
記憶されるものとする。この第２図の実施例回路
の基本的な動作を明すると、誤りフラグFo、Fo+1
の状態により、RAM１５の相対番地βに記憶さ
れているデータβdt、あるいは相対番地αに記憶
されているデータαdtを読み出し、アダー１６で
加算した後、次の（ｎ＋１）時点のW.CLOCKに
同期してＭビツトラツチ１７から出力端子OUT
に出力する。このとき、誤りフラグFo、Fo+1は１
ビツトラツチ１９，１８にそれぞれ記憶されてい
る。この実施例回路は第３図のアルゴリズムに従
つて動作する。第３図のアルゴリズムは、W.
CLOCKをさらに細分化したタイミングにより、
ステツプ、、…というように遷移し、これ
らのタイミングはタイミング回路２０により生成
される。 第３図によつて、第１表に示す各状態における
動作を説明する。 第１表における状態１は、Fo＝０、Fo+1＝Ｘで
あり、Ｘ＝０としたときの状態11、およびＸ＝１
としたときの状態12に分類される。 まず、状態11では、Fo＝０、Fo+1＝０であり、
これは正しいデータが連続した場合である。この
場合には、ステツプにおいて、前時点（ｎ−
１）にＭビツトラツチ１７の入力に印加されてい
たデータをW.CLOCKに同期してこのＭビツトラ
ツチ１７から出力データBoとして出力し、ステ
ツプでFo+1＝１か否かの判定を行う。このステ
ツプの判定では、Fo+1＝０となるから、ステツ
プに移り、入力端子INに印加されているデー
タAo+1をRAM１５の相対番地αに書き込む。次
にステツプにおいてFo＝０あるいはFo+1＝１の
判定を行う。この判定においてはfo＝０であるか
ら、ステツプに移り、RAM１５の相対番地β
のデータβdtを読み出す。そして （βdt＋βdt）／２＝βdt の加算をアダー１６で実行し、この加算値をＭビ
ツトラツチ１７への入力データとし、次の時点
（ｎ＋１）においてW.CLOCKに同期してＭビツ
トラツチ１７から出力データBo+1として出力す
る。このとき、、データβdtは、Fo＝０であるか
ら、前時点（ｎ−１）においてRAM１５に書き
込まれたデータAoにほかならない。したがつて
第１表に示すように、出力データBo+1はデータ
Aoとなる。次に、ステツプではFo+1＝１かの
判定が行われるが、この判定ではFo+1＝０である
からステツプに移り、アドレスポインタの切換
えが行われる。これにより、ステツプで相対番
地αに書き込まれたデータAo+1は相対番地βに
記憶されていることになり、これは現時点に最も
近い正しいデータが相対番地βに記憶されること
に相当する。 また、状態12ではFo＝０、Fo+1＝１であつて、
これは正しいデータAoの次に誤りのあるデータ
Ao+1が到来した場合となる。まず、ステツプ
で出力データBoを出力した後、ステツプで
Fo+1＝１と判定されるから、データAo+1はRAM
１５の相対番地αに書き込まれず、次のステツプ
の判定に移り、相対番地βの内容βdt、すなわ
ちデータAoが、状態11のときと同様に、次のW.
CLOCKに同期して出力されるべくＭビツトラツ
チ１７の入力に印加される。さらにステツプで
はFo+1＝１と判定されるのでアドレスポインタは
切り換わることなく、相対番地βにはデータAo
が記憶されていることとなる。 次に、状態２ではFo＝１、Fo+1＝０であり、誤
りのあるデータAoの次に正しいデータAo+1が得
られた場合となる。まずステツプにおいて、最
も現時点に近く、かつ正しいデータAjをW.
CLOCKに同期して出力データBoとして出力す
る。ステツプの判定ではFo+1＝０であるから、
ステツプにおいてデータAo+1を相対番地αに
書き込む。次にステツプの判定でステツプに
移り、（αdt＋βdt）／２の演算を実行し、結果を
出力データBo+1として出力するために、Ｍビツ
トラツチ１７の入力に印加する。さらに、ステツ
プでのFo+1＝０との判定によりアドレスポイン
タの切換えが行われる。これにより、状態11の場
合と同様に、ステツプにおいて相対番地αに書
き込まれたデータAo+1が現時点に最も近く、か
つ正しいデータとして相対番地βに記憶されるこ
とになる。 状態３ではFo＝１、Fo+1＝１であり、誤りのあ
るデータが連続した場合である。前記と同様にし
て、ステツプでデータAjが出力データBoとし
て出力された後に、ステツプでのFo+1＝１との
判定により、データAo+1が相対番地αに書き込
まれることなく、ステツプの判定に移る。さら
にステツプに移つてステツプでの演算を行
う。これによりβdtはデータAjであるから、この
データが次のW.CLOCKに同期して出力データ
Bo+1としてＭビツトラツチ１７から出力される
ことになる。さらに、ステツプの判定によりア
ドレスポインタは切り換わらず、以前として現時
点に最も正しくデータとしてデータAjが相対番
地βに記憶されていることとなる。 このように、第３図に示す本発明のアルゴリズ
ムによれば、第１表に示すような各状態における
出力データBo+1を得ることができる。 第４図、第５図は、第２図、第３図の実施例回
路およびそのアルゴリズムを一層具体化した本発
明実施例回路のブロツク構成と動作のフローチヤ
ートをそれぞれ示すものである。 第４図において、本実施例回路は、Ｎビツト×
４シンボルの容量をもつRAM２２、Ｎビツトシ
ンボルとＮビツトシンボルの加算をアダー２３、
このアダー２３の加算結果Ｎビツトとキヤリー出
力COをラツチする（Ｎ＋１）ビツトラツチ２４、
さらにこの（Ｎ＋１）ビツトラツチ２４の出力の
うちの加算結果Ｎビツトの上位（Ｎ−１）ビツト
にあたる部分とキヤリー出力にある１ビツトの部
分との合計ＮビツトをラツチするＮビツトラツチ
２５、さらにこのＮビツトラツチ２５の出力のう
ちの１ビツトのキヤリー出力端子とアダー２３の
キヤリー入力端子との間に挿入したゲート２７、
上記（Ｎ＋１）ビツトラツチ２４の（Ｎ＋１）ビ
ツト出力とＮビツトラツチ２５の出力のうちの加
算結果にあたる（Ｎ−１）ビツト出力との合計
2Nビツト＝Ｍビツトの出力をラツチするＭビツ
トラツチ２６、誤りフラグをラツチしシフトする
１ビツトラツチ２９，３０，およびこれらのタイ
ミングをコントロールするタイミング回路２８に
より構成される。なおこのとき、１ワードは２シ
ンボルで構成されるものとする。第４図の信号線
上の各信号の意味は、ADRES.H、ADRES.L、
WRITE、READは、各々RAM２２の４シンボ
ルを決定する２本のアドレス線上の上位ビツトと
下位ビツツト、書込み信号、読出し信号であり、
RST、LAT1はそれぞれ（Ｎ＋１）ビツトラツ
チ２４のリセツト信号とラツチ信号、LAT2はＮ
ビツトラツチ２５のラツチ信号、CAENはＮビ
ツトラツチ２５の出力のうちのキヤリー出力にあ
たるビツトをアダー２３のキヤリ入力に印加する
ゲート２７を開ける信号である。まW.CLOCKは
１ビツトラツチ２９，３０とＭビツトラツチ２６
のラツチ信号となるほかに、タイミング回路２８
のトリガパルスとなる。さらに第２図の概略的な
実施例回路との違いは、Ｍビツトデータを上位Ｎ
ビツトと下位ビツトとに分割したことであり、以
後、相対番地αおよびβのデータのうち上位Ｎビ
ツトのシンボルをαdtH、βdtHで表わし、下位Ｎビ
ツトをαdtL、βdtLで表わすこととする。このと
き、ADREES.Hを反転させることは相対番地α
とβを入れ換えることに相当し、ADRES.Lを反
転させることは同一相番地で上位Ｎビツトシンボ
ルと下位Ｎビツトシンボルのアドレスを切り換え
ることにあたる。 第５図のフローチヤートにおいて、(1)、(2)、(3)
…(8)はタイミング回路２８の発生するステツプで
あり、Ｃは、Ｃ＝o＋Fo+1の論理式で示される
論理であり、「Fo＝０またはFo+1＝１」のときに
真となる。ここで第５図のフローチヤートと第３
図のアルゴリズムの対応を示すと、第５図のステ
ツプ(1)が第３図のステツプに、第５図のステツ
プ(2)が第３図のステツプ、に、第５図のステ
ツプ(3)、(4)、(5)、(6)、(7)が第３図のステツプ、
、に、第５図のステツプ(8)が第３図のステツ
プ、にそれぞれ対応する。 この第５図のフローチヤートを説明すると、ス
テツプ(1)において（ｎ−１）時点における出力デ
ータBoをW.CLOCKに同期して出力し、ステツ
プ(2)において、Fo+1＝０のとき、すなわち入力端
子INに印加されるデータAo+1が正しいときに、
まずRAM２２の相対番地αの上位部分に、デー
タAo+1の上位部分（Ao+1）Hを書き込み、次に
ADRES.Lを反転させ、下位部分（Ao+1）Lを相対
番地αの下位部分に書き込む。このとき、もし
Fo+1＝１である場合にはは、ADRES.Lのみを反
転させて、アドレスが相対番地αの下位部分を示
すようにデータAo+1は書き込まない。 次にステツプ(3)で、まずADRES.Hを反転さ
せ、これによりRAM２２のアドレスを相対番地
βの下位部分を示すようにし、このデータβdtLを
読み出し、アダー２３の片側の入力とすると同時
に（Ｎ＋１）ビツトラツチ２４にリセツト信号
RSTを印加してリセツトすることにより、アダ
ー２３のもう一方の入力に全ビツトが０のシンボ
ルを与える。これにより、アダー２３の出力には
βdtLが得られる。この時点で（Ｎ＋１）ビツトラ
ツチ２４にラツチ信号LAT１を印加してラツチ
することにより、ステツプ(3)の最後の時点では、
アダー２３の一方の入力にはβdtLが印加されるこ
ととなる。 次にステツプ(4)において、まず、Ｃ＝１のと
き、すなわちFo＝０、またはFo+1＝１の場合、
ADRES.Hは反転されず、RAM２２のアドレス
は変化しないので、RAM２２から読み出される
シンボルはβdtLであり、アダー２３の出力には
（βdtL＋βdtL）が得られる。そして、ラツチ信号
LAT１を印加することにより、（Ｎ＋１）ビツト
ラツチ２４には、この結果Ｎビツトとキヤリー出
力ビツトとが記憶される。また同様に、ステツプ
(4)の最初の判定でＣ＝０のときはADRES.Hが反
転され、RAM２２からはαdtLが読み出され、ア
ダー２３の加算結果（βdtL＋αβdtL）が（Ｎ＋１）
ビツトラツチ２４にＮビツトの結果と１ビツトの
キヤリー出力として記憶される。 次にステツプ(5)において（Ｎ＋１）ビツトラツ
チ２４に記憶されたＮビツトの加算結果のうちの
上位（Ｎ−１）ビツトとキヤリー出力１ビツトと
がＮビツトラツチ２５にLAT２を印加すること
により記憶される。 次のステツプ(6)、(7)において、まずADRES.L
を反転することにより、RAM２２から読み出さ
れるデータは上位部分となるので、ここでステツ
プ(4)と同様の比較が行われ、ステツプ(4)、(5)で
（βdtL＋βdtL）の加算を行つた場合には、（βdtH＋
βdtH＋CARRY）の加算が行われ、ステツプ(4)、
(5)で（αdtL＋αdtL）の加算を行つた場合には、
（βdtH＋αdtH＋CARRY）の加算が行われ、それ
ぞれ（Ｎ＋１）ビツトラツチ２４にLAT１を印
加することによりＮビツト加算結果と１ビツトの
キヤリー出力として記憶する。すなわちステツプ
(7)の最後の時点において（Ｎ＋１）ビツトラツチ
２４およびＮビツトラツチ２５には、Ｃ＝１の場
合には（βdt＋βdt）の加算結果を１ビツトLSB
方向にシフトしたデータ、すなわち（βdt＋
βdt）／２＝βdtが記憶され、Ｃ＝０の場合には、
同様に（βdt＋αdt）／２が記憶されていること
となる。またこのとき、RAM２２のアドレス
は、Ｃ＝１のときは相対番地βHを示し、Ｃ＝０の
ときには相対番地αHを示している。 さらに、ステツプ(8)により第１表の状態１のう
ちで、前述の状態11の場合、すなわちFo＝０、
Fo+1＝０の場合は、Ｃ＝１となるからADRES.H
の反転は行われず、アドレスは相対番地βHを示し
たままとなり、次のW.CLOCKから始める（ｎ＋
１）の処理においては、このアドレスが相対番地
αHとして見なされ、すなわちアドレスポインタの
切換えが行われたこととなる。また状態12の場
合、すなわちFo＝０、Fo+1＝１、Ｃ＝１のときに
は１度だけADRES.Hが反転され、アドレスは相
対番地αHに変わる。したがつて、次のW.CLOCK
から始まる（ｎ＋１）の処理においては、このア
ドレスがそのまま相対番地αHとして見なされるこ
ととなり、アドレスポインタの切換えは行われな
いこととなる。次に第１表の状態２の場合、すな
わち、Fo＝１、Fo+1＝０、Ｃ＝０のときは１度だ
けADRES.Hが反転されて、アドレスは相対番地
βHを示すこととなり、アドレスポインタの切換え
が行われる。さらに第１表の状態３の場合、、す
なわち、Fo＝１、Fo+1＝０、Ｃ＝０のときは１度
だけADRES.Hが反転され、アドレスはαHに変化
するためにアドレスポインタの切換えは行われな
いこととなる。このようにして一連のステツプを
経て、ステツプ(8)の最後の時点での各状態１、
２、３におけるAo+1の書き込みの有無、（Ｎ＋
１）ビツトラツチ２４およびＮビツトラツチ２５
の記憶している内容、RAM２２の指示されてい
るアドレス、アドレスポインタの切換えの有無を
まとめたものが次の第２表である。
【表】
このように、本発明の回路は第１表に示す所望
の動作を行うか、この回路における特筆すべき点
は、 平均値補間出力とそれ以外のときのデータ選
択とを単にRAMのアドレスを変化させること
によりアダーに印加するシンボルを変化させ、
単一のアダーにおいて、（αdt＋βdt）／２、あ
るいは（βdt＋βdt）／２の演算を実行して出力
するため、どの状態においても処理ステツプ数
シーケンスが同一になり、タイミングパルスを
発生するタイミング回路が単一のパルス列を
W.CLOCKのトリガにより発生する単純な回路
となること、 データ選択のためのマルチプレクサを省略で
きたことによる素子数の大幅な低減が行えるこ
と、 等である。さらに、例えばオーデイオ信号のよう
に、複数チヤンネルのデータの処理を行う場合に
は、チヤンネル数をｍとすると、従来例回路では
回路規模がｍ倍になるのに対し、本発明によれば
アダー、（Ｎ＋１）ビツトラツチ、（Ｎ−１）ビツ
トラツチは１チヤンネルの場合と同一で、誤りフ
ラグを記憶するラツチ数と、RAMのデータ容量
とを各々ｍ倍にし、これらを各チヤンネルごとに
それぞれ時分割多重として処理することにより容
易に多チヤンネル化に対応できる。このとき、集
積回路上で、RAMの容量を増加することは、単
にRAMのセルの繰返しを追加するだけでよく、
回路規模をｍ倍にすることに比較すると、極めて
省面積で回路を実現できることはいうまでもな
い。 以上のように、本発明によれば、極めて簡単な
回路構成により完全なデータ補間処理を行う集積
回路化に好適なデータ補回路を提供できる実用上
の利益は多大である。
の動作を行うか、この回路における特筆すべき点
は、 平均値補間出力とそれ以外のときのデータ選
択とを単にRAMのアドレスを変化させること
によりアダーに印加するシンボルを変化させ、
単一のアダーにおいて、（αdt＋βdt）／２、あ
るいは（βdt＋βdt）／２の演算を実行して出力
するため、どの状態においても処理ステツプ数
シーケンスが同一になり、タイミングパルスを
発生するタイミング回路が単一のパルス列を
W.CLOCKのトリガにより発生する単純な回路
となること、 データ選択のためのマルチプレクサを省略で
きたことによる素子数の大幅な低減が行えるこ
と、 等である。さらに、例えばオーデイオ信号のよう
に、複数チヤンネルのデータの処理を行う場合に
は、チヤンネル数をｍとすると、従来例回路では
回路規模がｍ倍になるのに対し、本発明によれば
アダー、（Ｎ＋１）ビツトラツチ、（Ｎ−１）ビツ
トラツチは１チヤンネルの場合と同一で、誤りフ
ラグを記憶するラツチ数と、RAMのデータ容量
とを各々ｍ倍にし、これらを各チヤンネルごとに
それぞれ時分割多重として処理することにより容
易に多チヤンネル化に対応できる。このとき、集
積回路上で、RAMの容量を増加することは、単
にRAMのセルの繰返しを追加するだけでよく、
回路規模をｍ倍にすることに比較すると、極めて
省面積で回路を実現できることはいうまでもな
い。 以上のように、本発明によれば、極めて簡単な
回路構成により完全なデータ補間処理を行う集積
回路化に好適なデータ補回路を提供できる実用上
の利益は多大である。
第１図は従来回路を示すブロツク構成図。第２
図は本発明実施例回路の概略的なブロツク構成
図。第３図は本発明実施例回路の動作のアルゴリ
ズムを示すフローチヤト。第４図は本発明実施例
回路の詳細なブロツク構成図。第５図は本発明実
施例回路の詳細なフローチヤート。 １〜５，７，８，１１，１７〜１９，２４〜２
６，２９，３０……ラツチ、６，１６，２３……
アダー、９……デコーダ、１０……マルチプレク
サ、１２，１３，２７……ゲート、１４，２１，
３１……データ補間回路、１５，２２……
RAM、２０，２８……タイミング回路、IN……
入力端子、OUT……出力端子。
図は本発明実施例回路の概略的なブロツク構成
図。第３図は本発明実施例回路の動作のアルゴリ
ズムを示すフローチヤト。第４図は本発明実施例
回路の詳細なブロツク構成図。第５図は本発明実
施例回路の詳細なフローチヤート。 １〜５，７，８，１１，１７〜１９，２４〜２
６，２９，３０……ラツチ、６，１６，２３……
アダー、９……デコーダ、１０……マルチプレク
サ、１２，１３，２７……ゲート、１４，２１，
３１……データ補間回路、１５，２２……
RAM、２０，２８……タイミング回路、IN……
入力端子、OUT……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツトで１ワードが構成され、この１ワ
ード毎に誤りフラグが付加された入力データの誤
り訂正を行う回路において、 ｎを２以上の整数とするとき、 第ｎ番目と第（ｎ＋１）番目のワードの誤りフ
ラグをそれぞれ一時記憶する誤りフラグ用ラツチ
と、 上記１ワード分の入力データを記憶する記憶領
域を二つ備えた記憶回路と、 上記誤りフラグ用ラツチの記憶状態に応じて入
力データの上記記憶領域への書込み、および上記
二つの記憶領域のアドレス切替えの制御を行うタ
イミング回路と、 上記誤りフラグ用ラツチの記憶状態に応じて上
記記憶領域の双方から読み出したデータを加算し
または上記記憶領域の一方から読み出したデータ
を加算する演算回路と、 この演算の結果を一時記憶する出力用ラツチと
を備えたことを特徴とするデータ補間回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031481A JPS59157811A (ja) | 1983-02-25 | 1983-02-25 | デ−タ補間回路 |
| DE8484301277T DE3484517D1 (de) | 1983-02-25 | 1984-02-27 | Daten-interpolationsschaltung. |
| EP84301277A EP0117756B1 (en) | 1983-02-25 | 1984-02-27 | Data interpolating circuit |
| US06/584,262 US4639920A (en) | 1983-02-25 | 1984-02-27 | Data interpolating circuit using a two data word memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031481A JPS59157811A (ja) | 1983-02-25 | 1983-02-25 | デ−タ補間回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59157811A JPS59157811A (ja) | 1984-09-07 |
| JPH0421944B2 true JPH0421944B2 (ja) | 1992-04-14 |
Family
ID=12332454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58031481A Granted JPS59157811A (ja) | 1983-02-25 | 1983-02-25 | デ−タ補間回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4639920A (ja) |
| EP (1) | EP0117756B1 (ja) |
| JP (1) | JPS59157811A (ja) |
| DE (1) | DE3484517D1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3685358D1 (de) * | 1985-03-27 | 1992-06-25 | Sony Corp | Signalaufnahme- und -wiedergabegeraet fuer eine optomagnetische platte. |
| DE3538735A1 (de) * | 1985-10-31 | 1987-05-07 | Bosch Gmbh Robert | Verfahren und schaltungsanordnung zum verdecken von fehlern in einem digitalen videosignal |
| US4802117A (en) * | 1985-12-16 | 1989-01-31 | Pitney Bowes Inc. | Method of preserving data storage in a postal meter |
| US4792953A (en) * | 1986-03-28 | 1988-12-20 | Ampex Corporation | Digital signal error concealment |
| JPS6468842A (en) * | 1987-09-10 | 1989-03-14 | Motorola Japan | Error detecting and correcting circuit |
| JP2637438B2 (ja) * | 1987-10-27 | 1997-08-06 | キヤノン株式会社 | 画像処理装置 |
| US5175701A (en) * | 1989-07-25 | 1992-12-29 | Eastman Kodak Company | System for performing linear interpolation |
| US5235702A (en) * | 1990-04-11 | 1993-08-10 | Miller Brent G | Automated posting of medical insurance claims |
| US5113362A (en) * | 1990-05-11 | 1992-05-12 | Analog Devices, Inc. | Integrated interpolator and method of operation |
| JP3102015B2 (ja) * | 1990-05-28 | 2000-10-23 | 日本電気株式会社 | 音声復号化方法 |
| US5313472A (en) * | 1991-06-14 | 1994-05-17 | Sony Corporation | Bit detecting method and apparatus |
| KR950002672B1 (ko) * | 1992-04-11 | 1995-03-24 | 삼성전자주식회사 | 음성 데이타 보간회로 |
| GB2267192B (en) * | 1992-05-21 | 1995-09-27 | Sony Broadcast & Communication | Sampling frequency conversion |
| US5586126A (en) * | 1993-12-30 | 1996-12-17 | Yoder; John | Sample amplitude error detection and correction apparatus and method for use with a low information content signal |
| JPH0887840A (ja) * | 1994-09-16 | 1996-04-02 | Canon Inc | 再生装置及びデータ処理装置 |
| US5991725A (en) * | 1995-03-07 | 1999-11-23 | Advanced Micro Devices, Inc. | System and method for enhanced speech quality in voice storage and retrieval systems |
| US5774478A (en) * | 1995-03-24 | 1998-06-30 | Sony Corporation | Interpolation circuit for interpolating error data block generated in Σ modulated data stream |
| US5781564A (en) * | 1996-06-05 | 1998-07-14 | Thomson Consumer Electronics, Inc. | Method and apparatus for detecting and concealing data errors in stored digital data |
| KR100413039B1 (ko) * | 2002-01-16 | 2003-12-31 | 어뮤즈텍(주) | 피치보정방법 및 그 장치 |
| US10837601B2 (en) | 2018-10-29 | 2020-11-17 | Ronald R. Mercer | Subterranean gas storage assembly |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4250521A (en) * | 1979-07-19 | 1981-02-10 | Rca Corporation | Video signal dropout compensator |
| JPS5652988A (en) * | 1979-10-05 | 1981-05-12 | Sony Corp | Processing unit of digital video signal |
| DE3028066A1 (de) * | 1980-07-24 | 1982-02-18 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsanordnung zur korrektur gestoerter abtastwerte bei einer pcm-uebertragungseinrichtung, insbesondere einer digital-tonplatte |
| JPS5732135A (en) * | 1980-08-06 | 1982-02-20 | Sony Corp | Processor for coded signal |
| JPS5750307A (en) * | 1980-09-05 | 1982-03-24 | Sony Corp | Time base correcting device |
| JPS5750308A (en) * | 1980-09-05 | 1982-03-24 | Sony Corp | Time base correcting device |
| GB2085206B (en) * | 1980-10-09 | 1984-07-11 | Micro Consultants Ltd | Drop-out compensation for digital data on video tape recorders |
| JPS57207958A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Data correcting device |
-
1983
- 1983-02-25 JP JP58031481A patent/JPS59157811A/ja active Granted
-
1984
- 1984-02-27 DE DE8484301277T patent/DE3484517D1/de not_active Expired - Lifetime
- 1984-02-27 US US06/584,262 patent/US4639920A/en not_active Expired - Lifetime
- 1984-02-27 EP EP84301277A patent/EP0117756B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3484517D1 (de) | 1991-06-06 |
| JPS59157811A (ja) | 1984-09-07 |
| EP0117756B1 (en) | 1991-05-02 |
| EP0117756A2 (en) | 1984-09-05 |
| US4639920A (en) | 1987-01-27 |
| EP0117756A3 (en) | 1987-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0421944B2 (ja) | ||
| US5060077A (en) | Reproduction apparatus having means for initializing flag memories during slow motion and freeze reproduction | |
| CA1318004C (en) | Single track orthogonal error correction system | |
| US4404676A (en) | Partitioning method and apparatus using data-dependent boundary-marking code words | |
| JPS6364674A (ja) | 信号処理装置 | |
| JPH026150B2 (ja) | ||
| JPS58168347A (ja) | 同期符号検出回路 | |
| US4953034A (en) | Signal regeneration processor with function of dropout correction | |
| JP3699248B2 (ja) | ストアしたディジタル・データのエラーを隠す方法および装置 | |
| JPS58129855A (ja) | パルスパタ−ン良否判定回路 | |
| JPH02121027A (ja) | 画像処理装置 | |
| KR930007193Y1 (ko) | 음성 디코더 | |
| KR100207616B1 (ko) | 에러플래그 처리방법 및 회로 | |
| JPH0241057B2 (ja) | ||
| KR880002411Y1 (ko) | 디지탈-오디오 테이프 레코더의 인터폴레이션회로 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JPS607418B2 (ja) | インタ−リ−ブ処理回路 | |
| JP3082458B2 (ja) | 画像修整装置 | |
| JPS59193513A (ja) | インタ−リ−ブ回路 | |
| JPH0352694B2 (ja) | ||
| JP3699765B2 (ja) | エラーフラグ生成回路 | |
| JPH0361375B2 (ja) | ||
| JPH11186915A (ja) | ビタビ復号装置 | |
| JP2000114973A (ja) | 符号化装置および方法、復号装置および方法、並びに提供媒体 | |
| JPH026149B2 (ja) |