JPS58129855A - パルスパタ−ン良否判定回路 - Google Patents
パルスパタ−ン良否判定回路Info
- Publication number
- JPS58129855A JPS58129855A JP1139282A JP1139282A JPS58129855A JP S58129855 A JPS58129855 A JP S58129855A JP 1139282 A JP1139282 A JP 1139282A JP 1139282 A JP1139282 A JP 1139282A JP S58129855 A JPS58129855 A JP S58129855A
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- JP
- Japan
- Prior art keywords
- pulse pattern
- shift register
- bit
- data
- shift
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパルスパターン良否判定回路に関する。
従来のパルスパターン良否判定回路はメモリとAND−
OR1!l、W回路との組合せによ多構成されていす。
OR1!l、W回路との組合せによ多構成されていす。
WJ1図はnビットのパルスパターン中1ビットだけ誤
ったときの組合せの場合を示す1図において○印は正し
いパルス、X印は誤シパルスを示す。
ったときの組合せの場合を示す1図において○印は正し
いパルス、X印は誤シパルスを示す。
サラに1.2・・・・・・口はパルスパターンのど、ト
番号を示す。
番号を示す。
第2図は従来回路を示すプロ、り図である0図において
nビットの直列パルスパターンは端子11を介して、a
ビット並列メモリ12に与えられる。
nビットの直列パルスパターンは端子11を介して、a
ビット並列メモリ12に与えられる。
一方、このメモ1J12に与えられたnビットの直列パ
ルスを各ビット毎にサンプリングするn相のタイきング
パルスは端子13を介してメモリ12に与えられる。こ
の結果、メモリの出力線14には少なくともロビ、ト目
の時点でnビ、ト並列パルスパターンが得られる。この
並列パルスパターンは(n−1)@の入力端子を有する
n個のANDゲートとn個の入力端子を有する1個のO
Rゲートとから構成されるAND−OR論理回路15に
与えられ、パルスパタンの良否判定が行われる。
ルスを各ビット毎にサンプリングするn相のタイきング
パルスは端子13を介してメモリ12に与えられる。こ
の結果、メモリの出力線14には少なくともロビ、ト目
の時点でnビ、ト並列パルスパターンが得られる。この
並列パルスパターンは(n−1)@の入力端子を有する
n個のANDゲートとn個の入力端子を有する1個のO
Rゲートとから構成されるAND−OR論理回路15に
与えられ、パルスパタンの良否判定が行われる。
この判定結果は判定出力端子16に出力される。
したがって、11図に示した場合1〜場合nを満足する
ようにAND−OR論理回路15を構成すれはnビ、ト
のパルスパターン中%vAj)パルスが11t!!以下
のときは判定出力端子16に1良”を示す信号が出力さ
れ、#&シバルスが2個以上のときには1否2を示す信
号が出力され、誤シ判定が行なわれる。しかし、このよ
うな従来回路においては直列パルスパターンを構成する
ビット数に比例して回路蜆模が増大し、接続も複雑にな
るという欠点がある。さらに、ビット数に比例して直列
パルスを各ビット毎にサンプリングするタイミングパル
スの相数が多くなシ経済的および物理的に問題がある。
ようにAND−OR論理回路15を構成すれはnビ、ト
のパルスパターン中%vAj)パルスが11t!!以下
のときは判定出力端子16に1良”を示す信号が出力さ
れ、#&シバルスが2個以上のときには1否2を示す信
号が出力され、誤シ判定が行なわれる。しかし、このよ
うな従来回路においては直列パルスパターンを構成する
ビット数に比例して回路蜆模が増大し、接続も複雑にな
るという欠点がある。さらに、ビット数に比例して直列
パルスを各ビット毎にサンプリングするタイミングパル
スの相数が多くなシ経済的および物理的に問題がある。
本発明の目的は上述の欠点を除去したパルスパターン良
否判定回路を提供することにある。
否判定回路を提供することにある。
本発明の判定回路は、n (正の整数)ビットからなる
直列パルスパターンの良否を判定する回路において、n
段の保持手段を有し前記直列パルスパターンの各ビット
をシフトパルスに応答して!1iiJ記nRの保持手段
の各段に順次転送するシフトレジスタと、#llc:n
段の保持手段からの出力がそれぞれ与えられるn個のデ
ータセレクト端子と予め定めた信号が与えられた2 個
の1−タ入力端子とを有し前記n個のデータセレクト端
子の内容によシ前記2 個の1−タ入力熾子の信号のう
ちの1つを選択出力するデータセレクタとから構成され
る。
直列パルスパターンの良否を判定する回路において、n
段の保持手段を有し前記直列パルスパターンの各ビット
をシフトパルスに応答して!1iiJ記nRの保持手段
の各段に順次転送するシフトレジスタと、#llc:n
段の保持手段からの出力がそれぞれ与えられるn個のデ
ータセレクト端子と予め定めた信号が与えられた2 個
の1−タ入力端子とを有し前記n個のデータセレクト端
子の内容によシ前記2 個の1−タ入力熾子の信号のう
ちの1つを選択出力するデータセレクタとから構成され
る。
次に本発明について図面を参照して詳細に説明する。
第3図は本発明の一実施例を示すプロ、り図である。
図に於いてn(正の整数)ビットの直列パルスパターン
は端子21tl−介して、n段のシフトレジスタz3に
与iられる。一方、前記パルスパターンと同一周期で同
一位相のシフトパルスは端子22(を介してシフトレジ
スタに与えられ、nビ、トの直列パルスパターンはこの
シフトパルスに応答して久々とシフトレジスタに書き込
まれる。仁の結果、少なくともnビ、ト目のデータがシ
フトレジスタに薔き込まれ九直後にシフトレジスタの各
段の出力にtanビ、HD並列パルスパターン24が得
られる。この並列パルスパターンFi2 ”IIの入力
のうちから1(1丁選択するデータセレクタ26のセレ
クタ信号となる。
は端子21tl−介して、n段のシフトレジスタz3に
与iられる。一方、前記パルスパターンと同一周期で同
一位相のシフトパルスは端子22(を介してシフトレジ
スタに与えられ、nビ、トの直列パルスパターンはこの
シフトパルスに応答して久々とシフトレジスタに書き込
まれる。仁の結果、少なくともnビ、ト目のデータがシ
フトレジスタに薔き込まれ九直後にシフトレジスタの各
段の出力にtanビ、HD並列パルスパターン24が得
られる。この並列パルスパターンFi2 ”IIの入力
のうちから1(1丁選択するデータセレクタ26のセレ
クタ信号となる。
次に落4図〜ill!6図を参照してさらに詳細に説明
する。
する。
!4図は第3図の詳細を示す構成図である。3段のシフ
トレジスタ23は3個のツリ、プ70゜7’23−1〜
23−3から構成されている。
トレジスタ23は3個のツリ、プ70゜7’23−1〜
23−3から構成されている。
データセレクタ26は3個のデータセレクト端子A−C
と8個のデータ入力端子D o ” D yと判定出力
端子27とを備えておp1各データセレクト端子A−C
にはそれぞれ各7す、プ70.プ23−1〜23−3の
出力24−1〜24−3が与えられる。データ入力端子
D・〜D!はパルスパターンに応じて予め定義しておき
、X実施例では端子D0 、D、、D、およびD4t−
ハイレベル(6)、端子Ds s Da # Daお
よび9丁をローレベルaJ)に設定しである。
と8個のデータ入力端子D o ” D yと判定出力
端子27とを備えておp1各データセレクト端子A−C
にはそれぞれ各7す、プ70.プ23−1〜23−3の
出力24−1〜24−3が与えられる。データ入力端子
D・〜D!はパルスパターンに応じて予め定義しておき
、X実施例では端子D0 、D、、D、およびD4t−
ハイレベル(6)、端子Ds s Da # Daお
よび9丁をローレベルaJ)に設定しである。
第5図はデータセレクタ26のデータセレクト端子ム〜
Cとデータ入力端子D0〜D、との関係【示す真理値表
である。
Cとデータ入力端子D0〜D、との関係【示す真理値表
である。
例えば正常なパルスパターンt”HHH= とする。
このとき、シフトレジスタ23からの出力24−1〜2
4−3がそれぞれ1H” 、@″H”、@H#すなワチ
正常なパルスパターンであれば1判定出力Wには真理値
表を参照すると、−子Dqに与えられている論理すなわ
ち四−レベル(L)が出力される。
4−3がそれぞれ1H” 、@″H”、@H#すなワチ
正常なパルスパターンであれば1判定出力Wには真理値
表を参照すると、−子Dqに与えられている論理すなわ
ち四−レベル(L)が出力される。
ζこで、判定出力Wがローレベルのとき1良”、ハイレ
ベルのと*’否”であるとする、さらに、並列パルスパ
ターンのうちどれか1ビツトが誤った場合すなわち’H
HL”またFi@HLH”または@LHH’の場合にも
判定出力はローレベル(L)とな力、@良1と判定され
る。
ベルのと*’否”であるとする、さらに、並列パルスパ
ターンのうちどれか1ビツトが誤った場合すなわち’H
HL”またFi@HLH”または@LHH’の場合にも
判定出力はローレベル(L)とな力、@良1と判定され
る。
これに対して&22ビツト上誤りた場合すなわち”LL
L”tたは@HLL’ま九は”LHL”または@LLH
”の場合には判定出力Wはハイレベル(H)となシ、′
否”と判定できる。
L”tたは@HLL’ま九は”LHL”または@LLH
”の場合には判定出力Wはハイレベル(H)となシ、′
否”と判定できる。
第6図(&)は端子21に与えられる情報を示し、b1
〜b、はパルスパターンを構成する各ビットである。同
図(b)は端子22に与えられるシフトパルスであり、
このシフトパルスに応答してパルスパターンの各ビット
がシフトレジスタに順次転送される。lW1図(e)は
判定出力を示し、1つのパルスパターンがシフトレジス
タにセットされたときく判定を行なう。
〜b、はパルスパターンを構成する各ビットである。同
図(b)は端子22に与えられるシフトパルスであり、
このシフトパルスに応答してパルスパターンの各ビット
がシフトレジスタに順次転送される。lW1図(e)は
判定出力を示し、1つのパルスパターンがシフトレジス
タにセットされたときく判定を行なう。
本実施例においてはha(=n)ビットのパルスパター
ン(′″HHH’)Oうちの2ビツト以上に誤りがある
ときく異常と判定する場合について述ベタカ、パルスパ
ターンのビット数および内容がこれ以外のものでも、デ
ータ入力端子の定義を変えることによシ容易に対応でき
る。
ン(′″HHH’)Oうちの2ビツト以上に誤りがある
ときく異常と判定する場合について述ベタカ、パルスパ
ターンのビット数および内容がこれ以外のものでも、デ
ータ入力端子の定義を変えることによシ容易に対応でき
る。
以上1本発明には回路構成および接続の簡単化および小
型化を達成できるという効果がある。
型化を達成できるという効果がある。
w!、1図はnビ、トのパルスパターン中で1ビツトだ
け誤りたときの組合せの場合を示す図、第2図は従来回
路を示すブシ、り図、183図は本発明の一実施例1示
すブロック図、第4図は本実施例の詳細を示す図、籐5
図はデータセレクタの真理値表および纂6図(a)〜(
C)は本実施例のタイムチャートである。 図において、11.21・・・・・・パターン入力端子
、12・・・・・・メモリ、13・・・・・・タイミン
グパルス入力端子、15・・・・・・AND−OR論理
回路、16.27・・・・・・判定出力端子、22・・
・・・・シフトパルス入力端子、23・・・・・・シフ
トレジスタ、25・・・・・・データ入力端子、26・
・・・・・セレクタ。 1.2,3.−−− ’)’I= 多島合jXOo−−−0 0 x 0−−−0 場合no o o ’−−− x第1図 第2図 6 第3図 第5図
け誤りたときの組合せの場合を示す図、第2図は従来回
路を示すブシ、り図、183図は本発明の一実施例1示
すブロック図、第4図は本実施例の詳細を示す図、籐5
図はデータセレクタの真理値表および纂6図(a)〜(
C)は本実施例のタイムチャートである。 図において、11.21・・・・・・パターン入力端子
、12・・・・・・メモリ、13・・・・・・タイミン
グパルス入力端子、15・・・・・・AND−OR論理
回路、16.27・・・・・・判定出力端子、22・・
・・・・シフトパルス入力端子、23・・・・・・シフ
トレジスタ、25・・・・・・データ入力端子、26・
・・・・・セレクタ。 1.2,3.−−− ’)’I= 多島合jXOo−−−0 0 x 0−−−0 場合no o o ’−−− x第1図 第2図 6 第3図 第5図
Claims (1)
- n(正の整数)ビットからなる直列パルスパタンの各ビ
ットをシフトパルスに応答して前1n段の保持手段の各
段に順次転送するシフトレジスタと、#1記6保持手段
からの出力がそれぞれ与えられるn個のデータセレクト
端子と予め定めた信号が与えられた2 個のデータ入力
端子とを有し前記n個のデータセレクト端子の内容によ
シ前記2個のデータ入力端子の信号py力の1つを選択
出力するデータセレクタとから構成されたこと′t−特
徴トスるパルスパターン良否判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1139282A JPS58129855A (ja) | 1982-01-27 | 1982-01-27 | パルスパタ−ン良否判定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1139282A JPS58129855A (ja) | 1982-01-27 | 1982-01-27 | パルスパタ−ン良否判定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58129855A true JPS58129855A (ja) | 1983-08-03 |
Family
ID=11776732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1139282A Pending JPS58129855A (ja) | 1982-01-27 | 1982-01-27 | パルスパタ−ン良否判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58129855A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9049938B2 (en) | 2005-07-22 | 2015-06-09 | Swimways Corporation | Canopy chair |
US9683387B2 (en) | 2012-12-07 | 2017-06-20 | Bravo Sports | Canopy shelter link point |
US9797157B2 (en) | 2014-03-04 | 2017-10-24 | Shelterlogic Corp. | Canopy with detachable awning |
US9867466B2 (en) | 2014-12-15 | 2018-01-16 | Shelterlogic Corp. | Foldable chair |
US10072439B2 (en) | 2012-10-02 | 2018-09-11 | Shelterlogic Corp. | Sliding-eave mount mechanism for canopy structure |
USD932580S1 (en) | 2013-07-16 | 2021-10-05 | Shelterlogic Corp. | Lock for an adjustable locking leg assembly |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4938048A (ja) * | 1972-08-24 | 1974-04-09 | ||
JPS5472609A (en) * | 1977-11-21 | 1979-06-11 | Nec Corp | Digital communication system |
JPS5515510A (en) * | 1978-07-19 | 1980-02-02 | Nec Corp | Check system of information processing system |
JPS5533356A (en) * | 1978-08-29 | 1980-03-08 | Nec Corp | Error detection circuit |
JPS5587233A (en) * | 1978-12-25 | 1980-07-01 | Mitsubishi Electric Corp | High-speed information transmission processing system |
JPS55115754A (en) * | 1979-02-28 | 1980-09-05 | Fujitsu Ltd | Output selection circuit |
-
1982
- 1982-01-27 JP JP1139282A patent/JPS58129855A/ja active Pending
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USD932580S1 (en) | 2013-07-16 | 2021-10-05 | Shelterlogic Corp. | Lock for an adjustable locking leg assembly |
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