JPS58129855A - パルスパタ−ン良否判定回路 - Google Patents
パルスパタ−ン良否判定回路Info
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- JPS58129855A JPS58129855A JP1139282A JP1139282A JPS58129855A JP S58129855 A JPS58129855 A JP S58129855A JP 1139282 A JP1139282 A JP 1139282A JP 1139282 A JP1139282 A JP 1139282A JP S58129855 A JPS58129855 A JP S58129855A
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- Japan
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- pulse pattern
- shift register
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパルスパターン良否判定回路に関する。
従来のパルスパターン良否判定回路はメモリとＡＮＤ−
ＯＲ１！ｌ、Ｗ回路との組合せによ多構成されていす。
ＯＲ１！ｌ、Ｗ回路との組合せによ多構成されていす。
ＷＪ１図はｎビットのパルスパターン中１ビットだけ誤
ったときの組合せの場合を示す１図において○印は正し
いパルス、Ｘ印は誤シパルスを示す。
ったときの組合せの場合を示す１図において○印は正し
いパルス、Ｘ印は誤シパルスを示す。
サラに１．２・・・・・・口はパルスパターンのど、ト
番号を示す。
番号を示す。
第２図は従来回路を示すプロ、り図である０図において
ｎビットの直列パルスパターンは端子１１を介して、ａ
ビット並列メモリ１２に与えられる。
ｎビットの直列パルスパターンは端子１１を介して、ａ
ビット並列メモリ１２に与えられる。
一方、このメモ１Ｊ１２に与えられたｎビットの直列パ
ルスを各ビット毎にサンプリングするｎ相のタイきング
パルスは端子１３を介してメモリ１２に与えられる。こ
の結果、メモリの出力線１４には少なくともロビ、ト目
の時点でｎビ、ト並列パルスパターンが得られる。この
並列パルスパターンは（ｎ−１）＠の入力端子を有する
ｎ個のＡＮＤゲートとｎ個の入力端子を有する１個のＯ
Ｒゲートとから構成されるＡＮＤ−ＯＲ論理回路１５に
与えられ、パルスパタンの良否判定が行われる。
ルスを各ビット毎にサンプリングするｎ相のタイきング
パルスは端子１３を介してメモリ１２に与えられる。こ
の結果、メモリの出力線１４には少なくともロビ、ト目
の時点でｎビ、ト並列パルスパターンが得られる。この
並列パルスパターンは（ｎ−１）＠の入力端子を有する
ｎ個のＡＮＤゲートとｎ個の入力端子を有する１個のＯ
Ｒゲートとから構成されるＡＮＤ−ＯＲ論理回路１５に
与えられ、パルスパタンの良否判定が行われる。
この判定結果は判定出力端子１６に出力される。
したがって、１１図に示した場合１〜場合ｎを満足する
ようにＡＮＤ−ＯＲ論理回路１５を構成すれはｎビ、ト
のパルスパターン中％ｖＡｊ）パルスが１１ｔ！！以下
のときは判定出力端子１６に１良”を示す信号が出力さ
れ、＃＆シバルスが２個以上のときには１否２を示す信
号が出力され、誤シ判定が行なわれる。しかし、このよ
うな従来回路においては直列パルスパターンを構成する
ビット数に比例して回路蜆模が増大し、接続も複雑にな
るという欠点がある。さらに、ビット数に比例して直列
パルスを各ビット毎にサンプリングするタイミングパル
スの相数が多くなシ経済的および物理的に問題がある。
ようにＡＮＤ−ＯＲ論理回路１５を構成すれはｎビ、ト
のパルスパターン中％ｖＡｊ）パルスが１１ｔ！！以下
のときは判定出力端子１６に１良”を示す信号が出力さ
れ、＃＆シバルスが２個以上のときには１否２を示す信
号が出力され、誤シ判定が行なわれる。しかし、このよ
うな従来回路においては直列パルスパターンを構成する
ビット数に比例して回路蜆模が増大し、接続も複雑にな
るという欠点がある。さらに、ビット数に比例して直列
パルスを各ビット毎にサンプリングするタイミングパル
スの相数が多くなシ経済的および物理的に問題がある。
本発明の目的は上述の欠点を除去したパルスパターン良
否判定回路を提供することにある。
否判定回路を提供することにある。
本発明の判定回路は、ｎ （正の整数）ビットからなる
直列パルスパターンの良否を判定する回路において、ｎ
段の保持手段を有し前記直列パルスパターンの各ビット
をシフトパルスに応答して！１ｉｉＪ記ｎＲの保持手段
の各段に順次転送するシフトレジスタと、＃ｌｌｃ：ｎ
段の保持手段からの出力がそれぞれ与えられるｎ個のデ
ータセレクト端子と予め定めた信号が与えられた２ 個
の１−タ入力端子とを有し前記ｎ個のデータセレクト端
子の内容によシ前記２ 個の１−タ入力熾子の信号のう
ちの１つを選択出力するデータセレクタとから構成され
る。
直列パルスパターンの良否を判定する回路において、ｎ
段の保持手段を有し前記直列パルスパターンの各ビット
をシフトパルスに応答して！１ｉｉＪ記ｎＲの保持手段
の各段に順次転送するシフトレジスタと、＃ｌｌｃ：ｎ
段の保持手段からの出力がそれぞれ与えられるｎ個のデ
ータセレクト端子と予め定めた信号が与えられた２ 個
の１−タ入力端子とを有し前記ｎ個のデータセレクト端
子の内容によシ前記２ 個の１−タ入力熾子の信号のう
ちの１つを選択出力するデータセレクタとから構成され
る。
次に本発明について図面を参照して詳細に説明する。
第３図は本発明の一実施例を示すプロ、り図である。
図に於いてｎ（正の整数）ビットの直列パルスパターン
は端子２１ｔｌ−介して、ｎ段のシフトレジスタｚ３に
与ｉられる。一方、前記パルスパターンと同一周期で同
一位相のシフトパルスは端子２２（を介してシフトレジ
スタに与えられ、ｎビ、トの直列パルスパターンはこの
シフトパルスに応答して久々とシフトレジスタに書き込
まれる。仁の結果、少なくともｎビ、ト目のデータがシ
フトレジスタに薔き込まれ九直後にシフトレジスタの各
段の出力にｔａｎビ、ＨＤ並列パルスパターン２４が得
られる。この並列パルスパターンＦｉ２ ”ＩＩの入力
のうちから１（１丁選択するデータセレクタ２６のセレ
クタ信号となる。
は端子２１ｔｌ−介して、ｎ段のシフトレジスタｚ３に
与ｉられる。一方、前記パルスパターンと同一周期で同
一位相のシフトパルスは端子２２（を介してシフトレジ
スタに与えられ、ｎビ、トの直列パルスパターンはこの
シフトパルスに応答して久々とシフトレジスタに書き込
まれる。仁の結果、少なくともｎビ、ト目のデータがシ
フトレジスタに薔き込まれ九直後にシフトレジスタの各
段の出力にｔａｎビ、ＨＤ並列パルスパターン２４が得
られる。この並列パルスパターンＦｉ２ ”ＩＩの入力
のうちから１（１丁選択するデータセレクタ２６のセレ
クタ信号となる。
次に落４図〜ｉｌｌ！６図を参照してさらに詳細に説明
する。
する。
！４図は第３図の詳細を示す構成図である。３段のシフ
トレジスタ２３は３個のツリ、プ７０゜７’２３−１〜
２３−３から構成されている。
トレジスタ２３は３個のツリ、プ７０゜７’２３−１〜
２３−３から構成されている。
データセレクタ２６は３個のデータセレクト端子Ａ−Ｃ
と８個のデータ入力端子Ｄ ｏ ” Ｄ ｙと判定出力
端子２７とを備えておｐ１各データセレクト端子Ａ−Ｃ
にはそれぞれ各７す、プ７０．プ２３−１〜２３−３の
出力２４−１〜２４−３が与えられる。データ入力端子
Ｄ・〜Ｄ！はパルスパターンに応じて予め定義しておき
、Ｘ実施例では端子Ｄ０ 、Ｄ、、Ｄ、およびＤ４ｔ−
ハイレベル（６）、端子Ｄｓ ｓ Ｄａ ＃ Ｄａお
よび９丁をローレベルａＪ）に設定しである。
と８個のデータ入力端子Ｄ ｏ ” Ｄ ｙと判定出力
端子２７とを備えておｐ１各データセレクト端子Ａ−Ｃ
にはそれぞれ各７す、プ７０．プ２３−１〜２３−３の
出力２４−１〜２４−３が与えられる。データ入力端子
Ｄ・〜Ｄ！はパルスパターンに応じて予め定義しておき
、Ｘ実施例では端子Ｄ０ 、Ｄ、、Ｄ、およびＤ４ｔ−
ハイレベル（６）、端子Ｄｓ ｓ Ｄａ ＃ Ｄａお
よび９丁をローレベルａＪ）に設定しである。
第５図はデータセレクタ２６のデータセレクト端子ム〜
Ｃとデータ入力端子Ｄ０〜Ｄ、との関係【示す真理値表
である。
Ｃとデータ入力端子Ｄ０〜Ｄ、との関係【示す真理値表
である。
例えば正常なパルスパターンｔ”ＨＨＨ＝ とする。
このとき、シフトレジスタ２３からの出力２４−１〜２
４−３がそれぞれ１Ｈ” 、＠″Ｈ”、＠Ｈ＃すなワチ
正常なパルスパターンであれば１判定出力Ｗには真理値
表を参照すると、−子Ｄｑに与えられている論理すなわ
ち四−レベル（Ｌ）が出力される。
４−３がそれぞれ１Ｈ” 、＠″Ｈ”、＠Ｈ＃すなワチ
正常なパルスパターンであれば１判定出力Ｗには真理値
表を参照すると、−子Ｄｑに与えられている論理すなわ
ち四−レベル（Ｌ）が出力される。
ζこで、判定出力Ｗがローレベルのとき１良”、ハイレ
ベルのと＊’否”であるとする、さらに、並列パルスパ
ターンのうちどれか１ビツトが誤った場合すなわち’Ｈ
ＨＬ”またＦｉ＠ＨＬＨ”または＠ＬＨＨ’の場合にも
判定出力はローレベル（Ｌ）とな力、＠良１と判定され
る。
ベルのと＊’否”であるとする、さらに、並列パルスパ
ターンのうちどれか１ビツトが誤った場合すなわち’Ｈ
ＨＬ”またＦｉ＠ＨＬＨ”または＠ＬＨＨ’の場合にも
判定出力はローレベル（Ｌ）とな力、＠良１と判定され
る。
これに対して＆２２ビツト上誤りた場合すなわち”ＬＬ
Ｌ”ｔたは＠ＨＬＬ’ま九は”ＬＨＬ”または＠ＬＬＨ
”の場合には判定出力Ｗはハイレベル（Ｈ）となシ、′
否”と判定できる。
Ｌ”ｔたは＠ＨＬＬ’ま九は”ＬＨＬ”または＠ＬＬＨ
”の場合には判定出力Ｗはハイレベル（Ｈ）となシ、′
否”と判定できる。
第６図（＆）は端子２１に与えられる情報を示し、ｂ１
〜ｂ、はパルスパターンを構成する各ビットである。同
図（ｂ）は端子２２に与えられるシフトパルスであり、
このシフトパルスに応答してパルスパターンの各ビット
がシフトレジスタに順次転送される。ｌＷ１図（ｅ）は
判定出力を示し、１つのパルスパターンがシフトレジス
タにセットされたときく判定を行なう。
〜ｂ、はパルスパターンを構成する各ビットである。同
図（ｂ）は端子２２に与えられるシフトパルスであり、
このシフトパルスに応答してパルスパターンの各ビット
がシフトレジスタに順次転送される。ｌＷ１図（ｅ）は
判定出力を示し、１つのパルスパターンがシフトレジス
タにセットされたときく判定を行なう。
本実施例においてはｈａ（＝ｎ）ビットのパルスパター
ン（′″ＨＨＨ’）Ｏうちの２ビツト以上に誤りがある
ときく異常と判定する場合について述ベタカ、パルスパ
ターンのビット数および内容がこれ以外のものでも、デ
ータ入力端子の定義を変えることによシ容易に対応でき
る。
ン（′″ＨＨＨ’）Ｏうちの２ビツト以上に誤りがある
ときく異常と判定する場合について述ベタカ、パルスパ
ターンのビット数および内容がこれ以外のものでも、デ
ータ入力端子の定義を変えることによシ容易に対応でき
る。
以上１本発明には回路構成および接続の簡単化および小
型化を達成できるという効果がある。
型化を達成できるという効果がある。
ｗ！、１図はｎビ、トのパルスパターン中で１ビツトだ
け誤りたときの組合せの場合を示す図、第２図は従来回
路を示すブシ、り図、１８３図は本発明の一実施例１示
すブロック図、第４図は本実施例の詳細を示す図、籐５
図はデータセレクタの真理値表および纂６図（ａ）〜（
Ｃ）は本実施例のタイムチャートである。 図において、１１．２１・・・・・・パターン入力端子
、１２・・・・・・メモリ、１３・・・・・・タイミン
グパルス入力端子、１５・・・・・・ＡＮＤ−ＯＲ論理
回路、１６．２７・・・・・・判定出力端子、２２・・
・・・・シフトパルス入力端子、２３・・・・・・シフ
トレジスタ、２５・・・・・・データ入力端子、２６・
・・・・・セレクタ。 １．２，３．−−− ’）’Ｉ＝ 多島合ｊＸＯｏ−−−０ ０ ｘ ０−−−０ 場合ｎｏ ｏ ｏ ’−−− ｘ第１図 第２図 ６ 第３図 第５図
け誤りたときの組合せの場合を示す図、第２図は従来回
路を示すブシ、り図、１８３図は本発明の一実施例１示
すブロック図、第４図は本実施例の詳細を示す図、籐５
図はデータセレクタの真理値表および纂６図（ａ）〜（
Ｃ）は本実施例のタイムチャートである。 図において、１１．２１・・・・・・パターン入力端子
、１２・・・・・・メモリ、１３・・・・・・タイミン
グパルス入力端子、１５・・・・・・ＡＮＤ−ＯＲ論理
回路、１６．２７・・・・・・判定出力端子、２２・・
・・・・シフトパルス入力端子、２３・・・・・・シフ
トレジスタ、２５・・・・・・データ入力端子、２６・
・・・・・セレクタ。 １．２，３．−−− ’）’Ｉ＝ 多島合ｊＸＯｏ−−−０ ０ ｘ ０−−−０ 場合ｎｏ ｏ ｏ ’−−− ｘ第１図 第２図 ６ 第３図 第５図
Claims (1)
- ｎ（正の整数）ビットからなる直列パルスパタンの各ビ
ットをシフトパルスに応答して前１ｎ段の保持手段の各
段に順次転送するシフトレジスタと、＃１記６保持手段
からの出力がそれぞれ与えられるｎ個のデータセレクト
端子と予め定めた信号が与えられた２ 個のデータ入力
端子とを有し前記ｎ個のデータセレクト端子の内容によ
シ前記２個のデータ入力端子の信号ｐｙ力の１つを選択
出力するデータセレクタとから構成されたこと′ｔ−特
徴トスるパルスパターン良否判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139282A JPS58129855A (ja) | 1982-01-27 | 1982-01-27 | パルスパタ−ン良否判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139282A JPS58129855A (ja) | 1982-01-27 | 1982-01-27 | パルスパタ−ン良否判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129855A true JPS58129855A (ja) | 1983-08-03 |
Family
ID=11776732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139282A Pending JPS58129855A (ja) | 1982-01-27 | 1982-01-27 | パルスパタ−ン良否判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129855A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9049938B2 (en) | 2005-07-22 | 2015-06-09 | Swimways Corporation | Canopy chair |
| US9683387B2 (en) | 2012-12-07 | 2017-06-20 | Bravo Sports | Canopy shelter link point |
| US9797157B2 (en) | 2014-03-04 | 2017-10-24 | Shelterlogic Corp. | Canopy with detachable awning |
| US9867466B2 (en) | 2014-12-15 | 2018-01-16 | Shelterlogic Corp. | Foldable chair |
| US10072439B2 (en) | 2012-10-02 | 2018-09-11 | Shelterlogic Corp. | Sliding-eave mount mechanism for canopy structure |
| USD932580S1 (en) | 2013-07-16 | 2021-10-05 | Shelterlogic Corp. | Lock for an adjustable locking leg assembly |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938048A (ja) * | 1972-08-24 | 1974-04-09 | ||
| JPS5472609A (en) * | 1977-11-21 | 1979-06-11 | Nec Corp | Digital communication system |
| JPS5515510A (en) * | 1978-07-19 | 1980-02-02 | Nec Corp | Check system of information processing system |
| JPS5533356A (en) * | 1978-08-29 | 1980-03-08 | Nec Corp | Error detection circuit |
| JPS5587233A (en) * | 1978-12-25 | 1980-07-01 | Mitsubishi Electric Corp | High-speed information transmission processing system |
| JPS55115754A (en) * | 1979-02-28 | 1980-09-05 | Fujitsu Ltd | Output selection circuit |
-
1982
- 1982-01-27 JP JP1139282A patent/JPS58129855A/ja active Pending
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