JPS61175999A - 両方向シフトレジスタ - Google Patents
両方向シフトレジスタInfo
- Publication number
- JPS61175999A JPS61175999A JP60014994A JP1499485A JPS61175999A JP S61175999 A JPS61175999 A JP S61175999A JP 60014994 A JP60014994 A JP 60014994A JP 1499485 A JP1499485 A JP 1499485A JP S61175999 A JPS61175999 A JP S61175999A
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- clock signal
- data line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｃ−Ｍｏ１）ランジスタにより構成される半
導体集積回路の両方向シフトレジスタに関する。
導体集積回路の両方向シフトレジスタに関する。
Ｗ、２図は、従来の半導体集積回路の両方同シフトレジ
スタから２ビツトを抜き出して書いた論理図で、ＣＬｌ
とＣｌ３けクロック信号、ＣＬｌとＣｌ３はそれぞれ、
ＣＬｌとＣｌ３の反転信号、Ｍはシフトする方向を決定
する制御信号、ｉはＭの反転信号、１２は両方向シフト
レジスタの１ピツトあたりの基本単位、Ｄｎ ＠ 、
Ｄｎ、Ｄｎ＋１ 。
スタから２ビツトを抜き出して書いた論理図で、ＣＬｌ
とＣｌ３けクロック信号、ＣＬｌとＣｌ３はそれぞれ、
ＣＬｌとＣｌ３の反転信号、Ｍはシフトする方向を決定
する制御信号、ｉはＭの反転信号、１２は両方向シフト
レジスタの１ピツトあたりの基本単位、Ｄｎ ＠ 、
Ｄｎ、Ｄｎ＋１ 。
およびＤｎ＋１は、前記、基本単位の出力データである
。ただし、Ｄｎ−１およびＤｎ＋１に対応する基本単位
は、図中にはない。
。ただし、Ｄｎ−１およびＤｎ＋１に対応する基本単位
は、図中にはない。
この動作を以下に、簡単に説明する。制御信号Ｍが、ハ
イレベルのときは、基本単位１２の中の７リツプフロツ
グへの入力データには、その左側の基本単位の出力デー
タが選択され、交互に、ハイレベルとなる２相のクロッ
ク信号ＣＬ１とＣｌ３に同期して、データは右方向へシ
フトしてゆく。
イレベルのときは、基本単位１２の中の７リツプフロツ
グへの入力データには、その左側の基本単位の出力デー
タが選択され、交互に、ハイレベルとなる２相のクロッ
ク信号ＣＬ１とＣｌ３に同期して、データは右方向へシ
フトしてゆく。
逆に、制御信号Ｍがロウレベルのときは、入力データに
は、右側の基本単位の出力データが、選択されるので、
クロック信号ＣＬ１とＣｌ３に同期してデータは左方向
ヘシフトしてゆく。
は、右側の基本単位の出力データが、選択されるので、
クロック信号ＣＬ１とＣｌ３に同期してデータは左方向
ヘシフトしてゆく。
従来の両方向シフトレジスタは、以上のようにして、両
方向へのデータのシフトを可能にしていた。
方向へのデータのシフトを可能にしていた。
しかし、従来のＣ−ＭＯＳトランジスタより構成される
半導体集積回路の両方向シフトレジスタは、第５図に回
路図を示ように、１ピツトあたり２６個のＭＯＳ）ラン
ジスタを必要とするため、現回路のままでは半導体集積
回路上で大きな面積をしめてしまうという欠点があった
。とくに、この両方向シフトレジスタにより、ファース
トインラストアウトのバッファメモリなどのように、マ
トリンクス状のデータメモリを構成しようとした場合な
ど、ビット当りのＭＯＳトランジスタの数が多いため、
大規模回路におけるパターン上のサイズが大きくならざ
るを得す、コスト面での不利益が大きかった。
半導体集積回路の両方向シフトレジスタは、第５図に回
路図を示ように、１ピツトあたり２６個のＭＯＳ）ラン
ジスタを必要とするため、現回路のままでは半導体集積
回路上で大きな面積をしめてしまうという欠点があった
。とくに、この両方向シフトレジスタにより、ファース
トインラストアウトのバッファメモリなどのように、マ
トリンクス状のデータメモリを構成しようとした場合な
ど、ビット当りのＭＯＳトランジスタの数が多いため、
大規模回路におけるパターン上のサイズが大きくならざ
るを得す、コスト面での不利益が大きかった。
そこで、この発明は、従来のこのような欠点を、 解決
するため、従来の両方向シフトレジスタと同等の機能を
持ちながら、１ピツトあたりのＭＯＳトランジスタの数
を減少し、より規則的でシンプルな回路を提供すること
を目的とするものである。
するため、従来の両方向シフトレジスタと同等の機能を
持ちながら、１ピツトあたりのＭＯＳトランジスタの数
を減少し、より規則的でシンプルな回路を提供すること
を目的とするものである。
上記問題点を解決するために、本発明の両方向シフトレ
ジスタは、第１図に示すように、第１のクロック信号１
によりコントロールされ、この信号がロウレベルのとき
に記憶するデータを第１のデータライン２に出力し、ハ
イレベルのときく前記第１のデータライン２のデータを
記憶する第１のデータ記憶手段３と、第２のクロック信
号４によりコントロールされ、この信号がロウレベルの
ときに記憶するデータを第２のデータライン５に出力し
、ハイレベルのときに前記第２のデータライン５のデー
タを記憶する第２のデータ記憶手段６と、前記第１のデ
ータライン２と前記第２のデータライン５を接続し、第
３のクロック信号７によりコントロールされ、この信号
がハイレベルのときに導通状態となり、ロウレベルのと
きに非導通状態となる第１の両方向データ伝達手段８と
、前記第１のデータライン２と第３のデータライン９を
接続し、第４のクロック信号１０により、コントロシル
され、この信号がハイレベルのときに導通状態となり、
ロウレベルのときに非導通状態となる第２の両方向デー
タ伝達手段１１とを基本単位１２とし、この基本単位１
２を複数段、直列に、前記ＨＸ２のデータライン５と前
記第３のデータライン９を接続し、さらに前記第１のク
ロック信号１から前記第４のクロック信号１０を、各基
本単位に共通に接続し、これらの信号がハイレベルとな
るタイミングの発生順序を制御して、データの転送方向
を制御することを特徴とする。
ジスタは、第１図に示すように、第１のクロック信号１
によりコントロールされ、この信号がロウレベルのとき
に記憶するデータを第１のデータライン２に出力し、ハ
イレベルのときく前記第１のデータライン２のデータを
記憶する第１のデータ記憶手段３と、第２のクロック信
号４によりコントロールされ、この信号がロウレベルの
ときに記憶するデータを第２のデータライン５に出力し
、ハイレベルのときに前記第２のデータライン５のデー
タを記憶する第２のデータ記憶手段６と、前記第１のデ
ータライン２と前記第２のデータライン５を接続し、第
３のクロック信号７によりコントロールされ、この信号
がハイレベルのときに導通状態となり、ロウレベルのと
きに非導通状態となる第１の両方向データ伝達手段８と
、前記第１のデータライン２と第３のデータライン９を
接続し、第４のクロック信号１０により、コントロシル
され、この信号がハイレベルのときに導通状態となり、
ロウレベルのときに非導通状態となる第２の両方向デー
タ伝達手段１１とを基本単位１２とし、この基本単位１
２を複数段、直列に、前記ＨＸ２のデータライン５と前
記第３のデータライン９を接続し、さらに前記第１のク
ロック信号１から前記第４のクロック信号１０を、各基
本単位に共通に接続し、これらの信号がハイレベルとな
るタイミングの発生順序を制御して、データの転送方向
を制御することを特徴とする。
上記のように構成された両方向シフトレジスタは、以下
のようにデータをシフトする。右方向ヘシフトする場合
は、第１のタイミングで、第１のクロック信号１と第４
のクロック信号１０がハイレベル、第２のクロック信号
４と第３のクロック信号７がロウレベルとなり、第２の
データ記憶手段６のデータは右側にある基本単位の中の
第１のデータ記憶手段３ヘシフトされる。次に第２のタ
イミングで第１のクロック信号１と第４のクロック信号
１０がロウレベル第２のクロック信号４と第５のクロッ
ク信号７がハイレベルとなることにより、第１のデータ
記憶手段３のデータが、同じ基本単位の中の第２のデー
タ記憶手段６ヘシフトされる。以上の第１のタイピング
と第２のタイミングを繰り返すことによりデータは右方
向にシフトされてゆく。
のようにデータをシフトする。右方向ヘシフトする場合
は、第１のタイミングで、第１のクロック信号１と第４
のクロック信号１０がハイレベル、第２のクロック信号
４と第３のクロック信号７がロウレベルとなり、第２の
データ記憶手段６のデータは右側にある基本単位の中の
第１のデータ記憶手段３ヘシフトされる。次に第２のタ
イミングで第１のクロック信号１と第４のクロック信号
１０がロウレベル第２のクロック信号４と第５のクロッ
ク信号７がハイレベルとなることにより、第１のデータ
記憶手段３のデータが、同じ基本単位の中の第２のデー
タ記憶手段６ヘシフトされる。以上の第１のタイピング
と第２のタイミングを繰り返すことによりデータは右方
向にシフトされてゆく。
一方、左方向ヘシフトする場合は、第５のタイばングで
、第１のクロック信号１と第３のクロック信号７がロウ
レベル第２のクロック信号４と第４のクロック信号がハ
イレベルとなり、第１のデータ記憶手段３のデニタは、
左側にある基本単位の中の第２のデータ記憶手段６ヘシ
フトされる。
、第１のクロック信号１と第３のクロック信号７がロウ
レベル第２のクロック信号４と第４のクロック信号がハ
イレベルとなり、第１のデータ記憶手段３のデニタは、
左側にある基本単位の中の第２のデータ記憶手段６ヘシ
フトされる。
次に第４のタイぐングで、第１のクロック信号１と第３
のクロック“信号７がハイレベル、第２のクロック信号
４と第４のクロック信号１０がロウレベルとなることに
より、第２のデータ記憶手段６のデータは同じ基本単位
の中の第１のデータ記憶手段３ヘシブトされる。以上、
第３のタイミングと第４のタイミングを繰り返すことに
よりデータは左方向ヘシフトされてゆく。
のクロック“信号７がハイレベル、第２のクロック信号
４と第４のクロック信号１０がロウレベルとなることに
より、第２のデータ記憶手段６のデータは同じ基本単位
の中の第１のデータ記憶手段３ヘシブトされる。以上、
第３のタイミングと第４のタイミングを繰り返すことに
よりデータは左方向ヘシフトされてゆく。
また、本発明の両方向シフトレジスタは、第５のタイミ
ング、すなわち第１のクロック信号１から第４のクロッ
ク信号１０がすべてロウレベルのときは、直前のデータ
を保持する。
ング、すなわち第１のクロック信号１から第４のクロッ
ク信号１０がすべてロウレベルのときは、直前のデータ
を保持する。
第４図は、本発明による一実施例の論理図であり、第５
図はその回路図である。この実施例においては、両方向
データ伝達手段は、Ｃ−ＭＯＳ）ランスミッションゲー
トであり、データ記憶手段はインバータ２段とＣ−ＭＯ
Ｓ）ランスミッションゲートから構成されるラッチ回路
である。ＭｎおよびＭｎ＋１は第１のデータ記憶手段で
あるラッチ回路が記憶するデータ、Ｄ！Ｉ−１，Ｄ！ｌ
およびＤ ｎ ＋ １は第２のデータ記憶手段であるラ
ンチ回路が記憶するデータである。
図はその回路図である。この実施例においては、両方向
データ伝達手段は、Ｃ−ＭＯＳ）ランスミッションゲー
トであり、データ記憶手段はインバータ２段とＣ−ＭＯ
Ｓ）ランスミッションゲートから構成されるラッチ回路
である。ＭｎおよびＭｎ＋１は第１のデータ記憶手段で
あるラッチ回路が記憶するデータ、Ｄ！Ｉ−１，Ｄ！ｌ
およびＤ ｎ ＋ １は第２のデータ記憶手段であるラ
ンチ回路が記憶するデータである。
次に、この実施例の動作について説明する。第６図は、
データを右方向ヘシフトする場合のタイムチャート図で
ある。第１のタイピング１３で第１のクロック信号であ
るＣＬＩと第４のクロック信号であるＣｌ３がハイレベ
ルとなり、第２のクロック信号であるＣｕ２と第３のク
ロック信号であるＣ３がロウレベルとなって、第２のデ
ータ記憶手段であるラッチ回路のデータＤ ｎ −１お
よびＤｎは、右側の基本単位の中にある第１のデータ記
憶手段であるラッチ回路ヘシフトされ、Ｍ＊＝Ｄｎ ＋
、およびＭ ｎ ４１ ｇＤ ａとなる。第２のタイミ
ング１４では、ＣＬｌとＣＩ、４がロウレベルとなり、
ＣＩ、２とＣｕ５がハイレベルとなって、第１のデータ
記憶手段であるラッチ回路のデータＭ！ＬおよびＭｎ４
ｐ、は、同じ基本単位の中にある第２のデータ記憶手段
であるラッチ回路ヘシフトされ、Ｍ ｎ ＝ Ｄ ｍお
よびＭ ｎ ＋ １ ＝Ｄ ｍ ＋ １となる。第１の
タイミング１３と第２のタイピング１４０間にＦｉ第５
のタイピング１５を設けている。このＭ５のタイピング
１５ではＣＬＩからＣｌ３はすべてロウレベルとなり直
前の状態を保持している。以上、第１のタイばング１３
、次に第５のタイミング１５、次に第２のタイミング１
４、次に歓５のタイピング１５を、第６図のごとく繰り
返すことにより、データは右左方向ヘシフトして行く。
データを右方向ヘシフトする場合のタイムチャート図で
ある。第１のタイピング１３で第１のクロック信号であ
るＣＬＩと第４のクロック信号であるＣｌ３がハイレベ
ルとなり、第２のクロック信号であるＣｕ２と第３のク
ロック信号であるＣ３がロウレベルとなって、第２のデ
ータ記憶手段であるラッチ回路のデータＤ ｎ −１お
よびＤｎは、右側の基本単位の中にある第１のデータ記
憶手段であるラッチ回路ヘシフトされ、Ｍ＊＝Ｄｎ ＋
、およびＭ ｎ ４１ ｇＤ ａとなる。第２のタイミ
ング１４では、ＣＬｌとＣＩ、４がロウレベルとなり、
ＣＩ、２とＣｕ５がハイレベルとなって、第１のデータ
記憶手段であるラッチ回路のデータＭ！ＬおよびＭｎ４
ｐ、は、同じ基本単位の中にある第２のデータ記憶手段
であるラッチ回路ヘシフトされ、Ｍ ｎ ＝ Ｄ ｍお
よびＭ ｎ ＋ １ ＝Ｄ ｍ ＋ １となる。第１の
タイミング１３と第２のタイピング１４０間にＦｉ第５
のタイピング１５を設けている。このＭ５のタイピング
１５ではＣＬＩからＣｌ３はすべてロウレベルとなり直
前の状態を保持している。以上、第１のタイばング１３
、次に第５のタイミング１５、次に第２のタイミング１
４、次に歓５のタイピング１５を、第６図のごとく繰り
返すことにより、データは右左方向ヘシフトして行く。
第７図は、データを左方向ヘシフトする場合のタイムチ
ャート図である。第３のタイばング１６でＣＩ、２とＣ
Ｉ、４がハイレベルとなり、ＣＬｌとＣｕ５がロウレベ
ルとなって、第１のデータ記憶手段であるラッチ回路の
データＭｍおよびＭｎ＋１は、左側の基本単位の中の第
２のデータ記憶手段であるランチ回路ヘシフトされＤａ
−１＝ＭｎおよびＤｎ：Ｍｎ＋１ となる。第４のタ
イミング１７ではＣｕ２とＣｌ３がロウレベルとなり、
ＣＬＩとＣｕ２がハイレベルとなって、第２のデータ記
憶手段であるランチ回路のデータ、ＤｎおよびＤｎ＋。
ャート図である。第３のタイばング１６でＣＩ、２とＣ
Ｉ、４がハイレベルとなり、ＣＬｌとＣｕ５がロウレベ
ルとなって、第１のデータ記憶手段であるラッチ回路の
データＭｍおよびＭｎ＋１は、左側の基本単位の中の第
２のデータ記憶手段であるランチ回路ヘシフトされＤａ
−１＝ＭｎおよびＤｎ：Ｍｎ＋１ となる。第４のタ
イミング１７ではＣｕ２とＣｌ３がロウレベルとなり、
ＣＬＩとＣｕ２がハイレベルとなって、第２のデータ記
憶手段であるランチ回路のデータ、ＤｎおよびＤｎ＋。
が、同じ基本単位の中の第１のデータ記憶手段であるラ
ッチ回路ヘシフトされ、Ｍ ｎ ＝Ｄ ａおよびＭｎ＋
１＝Ｄｎ＋１となる。第３のタイピング１６と第４のタ
イピング１７の間には第５のタイばング１５では、ＣＬ
ｌからＣｌ３はすべてロウレベルとなり直前のデータを
保持している。以上、第３のタイピング１６、次に第５
のタイミング１５、次に第４のタイピング１７、次に第
５のタイミング１５を、第７図のごとく繰り返すことに
より、データは左方向ヘシフトしてゆく。
ッチ回路ヘシフトされ、Ｍ ｎ ＝Ｄ ａおよびＭｎ＋
１＝Ｄｎ＋１となる。第３のタイピング１６と第４のタ
イピング１７の間には第５のタイばング１５では、ＣＬ
ｌからＣｌ３はすべてロウレベルとなり直前のデータを
保持している。以上、第３のタイピング１６、次に第５
のタイミング１５、次に第４のタイピング１７、次に第
５のタイミング１５を、第７図のごとく繰り返すことに
より、データは左方向ヘシフトしてゆく。
本発明によれば、この実施例のように、ＣＬｌからＣＬ
４の４つのクロック信号がハイレベルになるタイミング
を制御することにより、データを右方向、または左方向
にシフトすることができ、従来は、１ビツトあたり２６
ｆｌ！１０Ｍ０＆）ランジスタを必要としてい九のに対
して、わずか１６個のＭＯＳ）ランジスタで、従来と同
等な機能を達成することが可能である。
４の４つのクロック信号がハイレベルになるタイミング
を制御することにより、データを右方向、または左方向
にシフトすることができ、従来は、１ビツトあたり２６
ｆｌ！１０Ｍ０＆）ランジスタを必要としてい九のに対
して、わずか１６個のＭＯＳ）ランジスタで、従来と同
等な機能を達成することが可能である。
以上、述べたように、本発明によれば、従来の両方向シ
フトレジスタと同等の機能を持ちながらトランジスタの
数が大幅に少ない、規則的でシンプルな構成の両方向シ
フトレジスタを実現できるため、半導体集積回路上での
占有面積が小さくなり従って、コストダウンが可能とな
る。
フトレジスタと同等の機能を持ちながらトランジスタの
数が大幅に少ない、規則的でシンプルな構成の両方向シ
フトレジスタを実現できるため、半導体集積回路上での
占有面積が小さくなり従って、コストダウンが可能とな
る。
第１図は、本発明の構成を明示する図。
第２図は、従来例の両方向シフトレジヌタを示す論理図
。 第３図は、従来例の両方向シフトレジスタを示す回路図
。 第４図は、本発明の一実施例を示す論理図。 第５図は、本発明の一実施例を示す回路図。 第６図、Ｍ７図は、この実施例の動作を示すタイムチャ
ート図である。 １．４，７．１０−−−、クロック信号３．６−−−−
データ記憶手段 ８、ｆｆ −−−−両方向データ伝達手段２．５．９−
−−−データライン １２−−−−一両方向シフトレジスタの基本単位。 以上
。 第３図は、従来例の両方向シフトレジスタを示す回路図
。 第４図は、本発明の一実施例を示す論理図。 第５図は、本発明の一実施例を示す回路図。 第６図、Ｍ７図は、この実施例の動作を示すタイムチャ
ート図である。 １．４，７．１０−−−、クロック信号３．６−−−−
データ記憶手段 ８、ｆｆ −−−−両方向データ伝達手段２．５．９−
−−−データライン １２−−−−一両方向シフトレジスタの基本単位。 以上
Claims (1)
- Ｃ−ＭＯＳトランジスタにより構成されクロック信号
に同期して、複数のデータ記憶手段に記憶しているデー
タを、制御信号により、右方向、または左方向へシフト
する両方向シフトレジスタにおいて、第１のクロック信
号によりコントロールされ、この信号がロウレベルのと
きに、記憶するデータを第１のデータラインに出力し、
ハイレベルのときに前記第１のデータラインのデータを
記憶する第１のデータ記憶手段と、第２のクロック信号
によりコントロールされ、この信号がロウレベルのとき
に、記憶するデータを第２のデータラインに出力し、ハ
イレベルのときに前記第２のデータラインのデータを記
憶する第２のデータ記憶手段と、前記第１のデータライ
ンと前記第２のデータラインを接続し、第３のクロック
信号でコントロールされ、この信号がハイレベルのとき
に導通状態となり、ロウレベルのときに非導通状態とな
る第１の両方向データ伝達手段と、前記第１のデータラ
インと第３のデータラインを接続し、第４のクロック信
号でコントロールされ、この信号がハイレベルのときに
導通状態となり、ロウレベルのときに非導通状態となる
第２の両方向データ伝達手段とを基本単位とし、この基
本単位を、複数段、直列に、前記第２のデータラインと
前記第３のデータラインを接続し、さらに前記第１のク
ロック信号から前記第４のクロック信号を、各基本単位
に共通に接続し、これらの信号がハイレベルとなるタイ
ミングの発生順序を制御して、データの転送方向を制御
することを特徴とする半導体集積回路の両方向シフトレ
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014994A JPS61175999A (ja) | 1985-01-29 | 1985-01-29 | 両方向シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014994A JPS61175999A (ja) | 1985-01-29 | 1985-01-29 | 両方向シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61175999A true JPS61175999A (ja) | 1986-08-07 |
Family
ID=11876484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60014994A Pending JPS61175999A (ja) | 1985-01-29 | 1985-01-29 | 両方向シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61175999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530558B1 (ko) * | 2003-01-25 | 2005-11-23 | 샤프 가부시키가이샤 | 시프트 레지스터, 액티브 매트릭스 장치용 드라이버, 및액티브 매트릭스 장치 |
| US7697656B2 (en) | 2005-02-01 | 2010-04-13 | Seiko Epson Corporation | Shift register, method of controlling the same, electro-optical device, and electronic apparatus |
-
1985
- 1985-01-29 JP JP60014994A patent/JPS61175999A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530558B1 (ko) * | 2003-01-25 | 2005-11-23 | 샤프 가부시키가이샤 | 시프트 레지스터, 액티브 매트릭스 장치용 드라이버, 및액티브 매트릭스 장치 |
| US7697656B2 (en) | 2005-02-01 | 2010-04-13 | Seiko Epson Corporation | Shift register, method of controlling the same, electro-optical device, and electronic apparatus |
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