JPS6314394A - メモリ装置 - Google Patents

メモリ装置

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JPS6314394A
JPS6314394A JP61158250A JP15825086A JPS6314394A JP S6314394 A JPS6314394 A JP S6314394A JP 61158250 A JP61158250 A JP 61158250A JP 15825086 A JP15825086 A JP 15825086A JP S6314394 A JPS6314394 A JP S6314394A
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルポート構成のマルチアドレス型ＭＯＳ
ダイナミックランダムアクセス半導体メモリに関する。
〔従来の技術〕
１９８０年２月の半導体国際学会ｌ５ＳＣＣにて、２５
６にビットのデュアルポートメモリが発表された。この
メモリは、従来ＲＡＭをＲＡＭボとし、これに、シリア
ルアクセスを可能とするデータレジスタを付加し、これ
をシリアルポートとしたもので、相互のインタラフシラ
ンを意味するデータ転送サイクルを除き、２つのポート
は完全非同期に動作しうる点を大きな特長とし、この機
能を使えば、これまでのグラフィックスシステムの性能
を大幅に向上できるものであった。
〔発明が解決しようとする問題点〕
上述した、従来形のデュアルポートメモリにおいては、
文字通シ完全に非同期で互いのポートが動作しうるもの
ではな（、ＲＡＭポートと、シリアルポート間でデータ
のやりとりを行なう、データ転送サイクルでは、必ず、
両ポート間で、タイミングを必ず一時的に同期を取らな
ければならぬという欠点がある。すなわち、データ転送
はＲＡＭボート側からデータ転送制御端子ＤＴを予め、
ＲＡＳクロックの降下に先がけ、ロウレベルとしておき
、さらに、メモリサイクルの進行に応じ、ＤＴ端子をハ
イレベルに上昇することＫより、実行される。ＤＴ端子
のハイレベルの上昇には、シリアルボートの駆動クロッ
クＳＣの立ち上がりのエツジに同期することが条件で、
シリアルボートの動作を妨げることなく、データ転送を
行うには、１・ＳＣサイクル内に必ず、ＤＴ端子の立ち
上が）エツジを納めることが必須条件でなシ、使用者は
、この条件を守るべく、タイミング回路を設計しなけれ
ばならなかった。このことは、いかに両ポートが非同期
タイミングで動作しようとも、このデータ転送時に必ず
、同期をとらねばならないという制約が課せられていた
。
〔問題点を解決するための手段〕
本発明のメモリ装置は、従来形のＭ行×Ｎ列のマトリク
ス状に配置されたメモリセルアレイと前記Ｍ個の行を選
択する複数個の行デコーダと、前記Ｎ個の列を選択する
複数個の列デコーダを有するマルチアドレス型のダイナ
ミックランダムアクセス半導体メモリに、Ｎビットのデ
ータを保持するデータレジスタとＮ対のトランスファゲ
ートの組み合わせを基本として、構築されるデュアルポ
ート構造のメモリにおいて、前記Ｎピットのデータレジ
スタ金２分割したダブルバッファレジスタを有している
。
従って、本発明のメモリ装置は、データ転送が２分割し
た２つのデータレジスタに対し、交互に行なわれるので
、これまで公知のいわゆるダブルバッファ方式のデータ
アクセスが本メモリにおいても実施可能で、データ転送
のタイミングをシリアルボートの動作に対し、全くフリ
ーに行なうことができる。すなわち、２分割したデータ
レジスタをＡ１Ｂレジスタと名付けると、Ａレジスタが
シリアルアクセスされており、いわゆるビジー状態であ
れば、Ｂレジスタはアイドル状態であるから、Ｂレジス
タにデータ転送を実施できる。このデータ転送はレジス
タＡ、Ｂに対し、交互に実施可能でデータ転送タイミン
グ（ＤＴとＳＣクロッククロックのタイミング同期）に
気を使う必要は全くない。
〔実施例〕
以下、本発明の実施例について、図面を参照して説明す
る。
第１図は、本発明の一実施例の構成を示すブロック図で
ある。本実施例は、Ｍ行ＸＮ列のマトリクス状に配置さ
れたメモリセルアレイ１００と、前記Ｍ個の行を選択す
る行デコーダ２００と前記Ｎ個の列を選択する列デコー
ダ３００と、外部アドレス信号をストローブするアドレ
スバッファ４００とから成る従来形メモリに、第１．２
のトランス７アゲート５０１，５０２と、第１，２のデ
ータレジスタ６０１，６０２と、シリアルデータセレク
タ７００とを含むことを基本構成としている。
なお、第１図において、８００はアドレスカウンタ、９
００，９０１はそれぞれＲＡＭボート、シリアルボート
の人出力バッファである。１０００　はタイミング発生
回路で、ＲＡＳは行アドレスストローブ信号、ＣＡＳは
列アドレスストローブ信号、はシリアルボート・エネー
ブル制御信号、ＳＯＥはシリアルボート出力制御信号で
ある。
次に、本実施例の動作を第２図に示す動作タイミング図
を参照し、説明する。ＲＡＳ端子に与える行アドレスス
トローブ信号の降下に先がけ、ＤＴ端子を予め、ロウレ
ベルとしておく。データ転送サイクルを起動すべく、タ
イミング発生回路１０００の内部で、データ転送制御信
号がエネーブルとなる。一方、アドレスバッファ４００
にラッチされた外部アドレス信号は、行デコーダに伝達
され、Ｍ個の行デコーダの内、１個を選択する。その後
ＣＡＳ端子の列アドレスストローブ信号により、列アド
レス信号がアドレスバッファ４００に取り込まれる。列
デコーダ３００はこの列アドレス信号を受け、Ｎ個の列
デコーダの内１圓を選択し、メモリサイクルが進行して
いく。エネーブルとなったデータ転送制御信号は、この
メモリサイクルの進行に伴ない、適当な時刻で発生し、
トランスファゲートを開き、さらに、データレジスタを
エネーブルとし、データ転送を促進する。トランスファ
ゲート＃１．　＃２のいずれかを選択するかは列アドレ
ス信号により行なわれる。例えば、列アドレス信号のＭ
ＯＢを用いれば、第１，２のデータレジスタを連続した
１個のレジスタとみなし、その中の任意番地をシリアル
ボートからのアクセスの頭出し番地として使うことがで
きる。データ転送をシリアルボートを制止することなく
、実施するために、必ずアイドル状態のデータレジスタ
に対し、行なう。いわゆるダブルバッファ方式の基本動
作である。この方式を使えば、データ転送をシリアルボ
ートのタイミングに気を使うことなく全くフリーに実施
できる。すなわち、データ制御端子ＤＴの電位をＲＡＳ
クロックの降下に先がけ、ロウレベルとし、一時的にこ
のままの電位を保持するだけでＤＴ制御信号の上昇エツ
ジをＳＣクロックにあわせることも不要となる。データ
転送サイクルが、この操作により、設定されると、内部
データ転送信号を発生させ、２つのデータレジスタに対
し、選択的に転送を行わせしめる。選択的なデータ転送
信号の主なものとして、トランスファゲート制御信号及
びデータレジスタエネーブル信号があるが、第２図では
説明を簡単にするため、１つにまとめ、内部データ転送
信号と記述する。内部データ転送の実施には、少くとも
、メモリセルデータの増幅が完了していな°くてはなら
ない。増幅の途中に転送を行うと、データレジスタに誤
データが転送されたシ、メモリセルデータも反転しかね
ない。内部的にメモリセル増幅完了信号を適宜、選択し
これにあてる。さらに、２つのレジスタへの選択信号は
第３図に示す、論理回路を用い、容易に作成できる。
〔発明の効果〕
以上、説明したように、本発明のメモリ装置は、上記の
手段を有しているので、従来のデュアルポートメモリの
基本機能を損うことなく、大きな特長の１つであるデー
タ転送サイクル制御のタイミング発生を簡単化できると
いう効果を有する。これを用いれば、シリアルボートと
Ｒ，ＡＭボートの動作を見金に非同期化できるので、グ
ラフィックディスプレイシステムに用いた場合、シリア
ルクロックレートと、）ＬＡＭボートのサイクルレート
を任意に選択できるので、ＲＡＭボート側のμＣＰＵあ
るいは専用コントローラのクロックを最高動作周波数に
設定可能となるため、その性能を最大限に発揮できるな
ど、その効用は極めて大きい。
【図面の簡単な説明】
第１図は本発明の実施例の構成を示すブロック図、第２
図は、その寂１作タイミング図、第３図は内部タイミン
グ発生回路図である。 １００・・・・・・メモリセルアレイ、２００・・・・
・・行デコーダ、３００・・・・・・列デコーダ、４０
０・・・・・・アドレスバッファ、５０１，５０２・・
・・・・トランス７アゲート、６００，６０１・・・・
・・データレジスタ、７００・・・・・・シリアルデー
タセレクタ、８００・・・・・・アドレスカウンタ、９
００，９０１・・・・・・入出力データパッファ、１０
００　・・・・・・タイミング発生回路。

Claims (1)

    【特許請求の範囲】
  1. 　Ｍ行×Ｎ列のマトリクス状に配置されたメモリセルア
    レイと、前記Ｍ個の行を選択する複数個の行デコーダと
    前記Ｎ個の列を選択する複数個の列デコーダを有するマ
    ルチアドレス型のダイナミックランダムアクセス半導体
    メモリに、Ｎビットのデータを保持するデータレジスタ
    と、Ｎ対のトランスファゲートの組み合わせを基本とし
    て構築されるデュアポート構造のメモリにおいて、前記
    Ｎビットのデータレジスタを２分割し、ダブルバッファ
    構造としたことを特長とするメモリ装置。
JP61158250A 1986-07-04 1986-07-04 メモリ装置 Expired - Lifetime JPH0740430B2 (ja)

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