JPH04117696A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリ装置に関し、特にランダムアクセ
スメモリポート（以下、ＲＡ　Ｍポートと称する）とシ
リアルアクセスメモリポート（以下、ＳＡＭポートと称
する）の二つのポートから成るデュアルポート構成の装
置に関するものである。

（従来の技術） 従来のデュアルポート構成の半導体メモリ装置について
、その回路構成を示した第４図を用いて説明する。これ
は、Ｍ行Ｎ列のメモリセルアレイ１と外部の装置とのデ
ータのアクセスをランダムに行うＲＡＭポートと、−行
方のデータについてシリアルに行うＳＡＭポートとを備
えたものである。ＲＡＭポートは、行アドレスバッファ
４、列アドレスバッファ５、行デコーダ２）列デコーダ
３、ランダム人出力バッファ６及び入出力端７とで構成
され、ＳＡＭポートは、シリアルアドレスカウンタｌ、
シリアルセレクタ４３、データレジスタ４２）シリアル
人出力バッファ１３及び入出力端１４とで構成される。

このＲＡＭポートとＳＡＭポートにおけるデータの入出
力を制御する信号は、制御信号発生回路２２から各々の
素子へ与えられる。制御信号にはＲＡＭポート側の制御
信号とＳＡＭボート側の制御信号とがある。ＲＡＭポー
ト側の制御信号として、行アドレス信号を適当なタイミ
ングで読み込むための行アドレスストローブ信号（以下
、ＲＡＳ信号と称す）、列アドレス信号を適当なタイミ
ングで読み込むための列アドレスストローブ信号（以下
、ＣＡＳ信号と称す）、メモリセルアレイ１とデータレ
ジスタ４２との間のデータの転送を制御するデータ転送
制御信号（以下、ＤＴ倍信号称す）、メモリセルアレイ
１へのデータの書き込みを制御する書き込み信号（以下
、ＷＥ倍信号称す）があり、ＳＡＭボート側の制御信号
として、ＳＡＭポート駆動用のクロック信号（以下、Ｓ
Ｃ信号と称す）がある。

先ず、ＲＡＭポート側におけるデータのアクセスについ
て説明する。図示されていないＣＰＵから送られてきた
行アドレス信号が、行アドレスバッファ４を介して行デ
コーダ２に与えられ、同時に列アドレス信号が列アドレ
スバッファ５を介して列デコーダ３に与えられる。この
行デコーダ２と列デコーダ３によって選択されたアドレ
スのデータが、列デコーダ３、ランダム人出力バッファ
６を経て入出力端７に与えられた後、外部の装置へ出力
される。またこの逆に、アドレス信号によって選択され
たアドレスのメモリセルに、外部の装置から入出力端７
を経て入力されたデータが格納される。このようにして
メモリセルアレイ１と外部の装置との間において、デー
タのアクセスがランダムに行われる。

次に、ＳＡＭポート側におけるデータのアクセスについ
て説明する。行アドレス信号が行アドレスバッファ４を
介して行デコーダ２に与えられ、Ｍ行のうちの一つの行
、例えばｍ行が選択される。

トランスファゲート４１がトランスファコントローラ２
１によりデータの転送を指令され、ｍ行目のメモリセル
のＮビットのデータをパラレルにデータレジスタ４２へ
転送する。これにより、データレジスタ４２にｍ行目の
データが保持される。

この後、図示されていないＣＰＵからＳＣ信号を与えら
れたシリアルアドレスカウンタ］１が、データレジスタ
４２のアドレスを−っづつカウントする。このカウント
されたアドレスは、シリアルセレクタ４３に与えられる
。シリアルセレクタ４３は、データレジスタ４２に記憶
されているＮビットのデータのうち、カウントされたア
ドレスに保持されているデータを、一つづつ順次シリア
ル人出力バッファ１３に転送していく。そしてこのデー
タは、シリアル人出力バッフ７１３を介して入出力端１
４より外部の装置へ順次出力される。

またこの逆に、行アドレス信号によって選択された行の
メモリセルに、入出力端１４、シリアル人出力バッファ
１３を介して外部の装置から入力されたデータか格納さ
れる。シリアルアドレスカウンタｌがカウントしたアド
レスに従い、シリアルセレクタ４３がデータレジスタ４
２のアドレスを選択し、順次データを転送して保持させ
る。

そしてトランスファコントローラ２１より転送を指令さ
れたトランスファゲート４１が、データレジスタ４２に
保持されているデータを、メモリセルアレイ１のｍ行目
のｌビットからＮビットのセルへパラレルにデータを転
送する。これにより、外部から入力されたデータがメモ
リセルアレイ１へ転送されて格納される。

以上のようにしてＳＡＭポート側において、外部の装置
とメモリセルアレイ１との間でデータのアクセスが、デ
ータレジスタ４２を介してシリアルに行われる。しかし
この場合に、データレジスタ４２に保持されているデー
タを外部の装置へ出力したり、外部から入力されたデー
タをデータレジスタ４２に保持させたりする動作と、メ
モリセルアレイ１とデータレジスタ４２との間でのデー
タの転送を行う動作とを同期させる必要がある。

即ち、メモリセルアレイ１から外部へデータを出力する
際には、メモリセルアレイ１からデータレジスタ４２へ
のデータの転送が終了した後に、データレジスタ４２か
ら外部へ出力するようにしなければ、データレジスタ４
２に以前に保持されていた旧データが外部へ出力される
ことになる。また同様に、外部からメモリセルアレイ１
ヘデータを入力する際には、外部からデータレジスタ４
２へのデータの入力が終了した後に、データレジスタ４
２からのメモリセルアレイ１への転送を開始しなければ
ならない。さらに、外部からデータレジスタ４２への一
行方のデータの入力が終了し、データレジスタ４２から
このデータをメモリセルアレイ１へ転送し終わるまでの
間は、データレジスタ４２へ外部からデータが入力され
ない状態にしておかなければ、他のデータが混入するこ
とになる。

このため、ＲＡＭボート側の制御信号（ＲＡＳ信号及び
ＤＴ倍信号と、ＳＡＭボート側の制御信号（ＳＣ信号）
とを特定のタイミングで同期させる必要があり、設計す
る上で制約が大きいという問題があった。

このことを、第５図を用いて説明する。ＲＡＳ信号がレ
ベルが１から０に立ち下がった時点（ｔｌ）で、行アド
レス信号が読み込まれるが、この時点（ｔｌ）における
ＷＥ倍信号レベルによって、メモリセルアレイ１からデ
ータレジスタ４２へのデータの転送、あるいはデータレ
ジスタ４２からメモリセルアレイ１へのデータの転送が
指示される。ＷＥ倍信号、図のようにレベル１のときに
はメモリセルアレイ１からデータレジスタ４２への転送
が指示され、レベル０のときにはデータレジスタ４２か
らメモリセルアレイ１への転送が指示されることになる
。そしていずれの場合にも、ＤＴ倍信号時点（ｔｌ）の
ときに０のレベルになっていることが必要である。また
このようなデータの転送に必要な動作はＲＡＳ信号が０
のレベルにある間に行われ、Ｏから１へレベルが立ち上
がる時点（ｔ４）でリセットされる。

先ずメモリセルアレイ１からデータレジスタ４２ヘデー
タを転送する場合であるが、ＲＡＳ信号が１から０へ立
ち下がった時点（ｔｌ）において、ＷＥ倍信号１のレベ
ルに、ＤＴ倍信号０レベルにあることによって、処理に
必要な動作が開始される。そしてＤＴ倍信号、レベルＯ
から１に立ち上がった時点（ｔ２）からレベル１に到達
した時点（ｔ３）までの間に、メモリセルアレイ１から
データレジスタ４２へ一行方のデータがパラレルに転送
される。

ここで、このメモリセルアレイ１からデータレジスタ４
２への転送は、上述したようにデータレジスタ４２と外
部の装置との間の転送との間で、タイミングをとって行
わなければならない。データレジスタ４２と外部の装置
との間の転送は、つずつのデータをＳＣ信号の１サイク
ル毎に転送することによってシリアルに行われる。従っ
て、メモリセルアレイ１からデータレジスタ４２への一
行方のデータの転送は、データレジスタ４２と外部の装
置との間で一つずつのデータを転送する合間に、ＳＣ信
号の１サイクル内に行なわれている。仮にＳＣ信号の２
サイクルにまたがって転送を行うと、−性分のデータが
途中でとぎれて、外部から他のデータが混入して雑音が
生じる場合がある。特に、メモリセルアレイ１に格納さ
れているデータを画像に表示させるような場合には、画
面上の雑音となって表れるため、このような事態を回避
しなければならない。そこでデータが途中でとぎれるこ
となく転送されるように、ＳＣ信号の１サイクルＴ内に
、ＤＴ倍信号立ち上がりの開始時点（ｔ２）から終了時
点（ｔ３）まで（以下立ち上がりエツジと称す）を収め
る必要がある。

ところがこのＳＣ信号の１サイクルは、一般に３０ｎ　
ｓといった極めて短い時間である。このような短い時間
内に立ち上がりエツジを収めるように、ＲＡＭボート側
の信号であるＤＴ倍信号、ＳＡＭポート側の信号である
ＳＣ信号とを同期させるのは困難であり、設計上の大き
な制約となっていた。

次にデータレジスタ４２からメモリセルアレイ１へ転送
する場合には、ＲＡＳ信号が１から０へ立ち下がる時点
（ｔｌ）においてＷＥ倍信号びＤＴ倍信号共に０のレベ
ルになっており、この時点からデータの転送に必要な動
作が開始される。

そしてＤＴ倍信号０から１へレベルが立ち上がる時点（
ｔ２）において、データレジスタ４２に保持されたデー
タがメモリセルアレイ１へパラレルに転送される。この
場合に、ＲＡＳ信号が立ち下がった時点（ｔｌ）から０
のレベルにある間に、データレジスタ４２に外部から入
出力端１４を介して入ってきたデータが入力されると、
予め記憶されていたデータに他のデータが混入すること
になる。そこでこのような事態を回避すべく、ＲＡＳ信
号が０のレベルにある間は、ＳＣ信号を停止しておく必
要がある。

以上のように、ＲＡＭポート側の制御信号であるＲＡＳ
信号及びＤＴ倍信号、ＳＡＭポート側の制御信号である
ＳＣ信号との間で同期させる必要が生じ、回路設計上大
きな制約が与えられ、設計作業の効率が悪いという問題
があった。

本発明は上記事情に鑑みてなされたもので、データレジ
スタとメモリセルアレイとの間のデータの転送を、デー
タレジスタと外部の装置との間で行う転送に対して困難
なタイミングをはかって行う必要のない、即ちＲＡＭボ
ート側の制御信号とＳＡＭポート側の制御信号とを同期
させる必要のない回路構成にすることによって、設計上
の制約を少なくし、設計作業の効率を高めることのでき
る半導体メモリ装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明の半導体メモリ装置は、Ｍ行Ｎ列のマトリクス状
に配置されたメモリセルアレイに対し、Ｍ行のうちの任
意の行を選択する行デコーダと、Ｎ列のうちの任意の列
を選択する列デコーダとによりメモリセルを選択して、
ランダムにデータのアクセスを行うランダムアクセスメ
モリポートと、Ｎビットのデータを保持するデータレジ
スタと、行デコーダにより選択された任意の一行のメモ
リセルとの間のデータの転送をトランスファゲートによ
り制御し、さらにデータレジスタと外部の装置との間の
データのシリアルな形態での転送をシリアルセレクタに
より制御することによって、シリアルにデータのアクセ
スを行うシリアルアクセスメモリポートとを有したデュ
アルポート構成の半導体メモリ装置であって、データレ
ジスタは、ρビットのデータを保持する第１のデータレ
ジスタと、Ｎ−１）ビットのデータを保持する第２のデ
ータレジスタとを有し、トランスファゲートは、行デコ
ーダにより選択された任意の一行のメモリセルのうちの
９個のメモリセルと第１のデータレジスタとの間のデー
タの転送を制御する第１のトランスファゲートと、残り
のＮ−４１個のメモリセルと第２のデータレジスタとの
間のデータの転送を制御する第２のトランスファゲート
とを有し、シリアルセレクタは、第１のデータレジスタ
と外部の装置との間のデータの転送を制御する第１のシ
リアルセレクタと、第２のデータレジスタと外部の装置
との間のデータの転送を制御する第２のシリアルセレク
タとを有し、第１及び第２のトランスファゲートは、交
互にデータの転送の制御を行い、第１及び第２のシリア
ルセレクタは、交互にデータの転送の制御を行うもので
あり、第１のトランスファゲートが９個のメモリセルと
第１のデータレジスタとの間でデータを転送させている
間、第２のシリアルセレクタが第２のデータレジスタと
外部の装置との間でデータを転送させ、第２のトランス
ファゲートがＮ１個のメモリセルと第２のデータレジス
タとの間でデータを転送させている間、第１のシリアル
セレクタか第１のデータレジスタと外部の装置との間で
データを転送させることを特徴としている。

ここで第１又は第２のデータレジスタのうち、いずれが
外部の装置との間でデータのアクセスを行っているかを
表示する手段を備えていてもよい。

（作　用） トランスファゲート、データレジスタ及びシリアルセレ
クタがそれぞれ第１と第２に分割されており、第１のト
ランスファゲートが９個のメモリセルと第１のデータレ
ジスタとの間でデータを転送させている間は、第２のト
ランスファゲートＮ１個のメモリセルと第２のデータレ
ジスタとの間でデータを転送させず、第２のシリアルセ
レクタが第２のデータレジスタと外部の装置との間でデ
ータを転送させる。逆に第２のトランスファゲートがＮ
−１個のメモリセルと第２のデータレジスタとの間でデ
ータを転送させている間は、第１のトランスファゲート
は９個のメモリセルと第１のデータレジスタとの間でデ
ータを転送させず、第１のシリアルセレクタが第１のデ
ータレジスタと外部の装置との間でデータを転送させる
。このように、データレジスタとメモリセルアレイ、及
びデータレジスタと外部の装置との間のデータの転送制
御を第１と第２の二つの系統に分割し、−方の系統にお
いてデータレジスタとメモリセルアレイとの間でデータ
を転送させている間は、他方の系統ではデータレジスタ
と外部の装置との間でデータを転送させる。データの転
送制御が一つの系統よりなる場合は、メモリセルアレイ
からデータレジスタへの転送が完了した後、データレジ
スタから外部の装置へ転送し、あるいは外部の装置から
データレジスタへ転送し終った後、外部から別のデータ
が新たに入り込むのを防止した状態でデータレジスタか
らメモリセルアレイへの転送を行う必要があり、困難な
タイミングをとりつつ転送しなければならないが、二つ
の系統に分けて交互に転送を切り換えて行うことにより
、困難なタイミングをとる必要がなく、設計上の制約と
なるのが防止される。

第１又は第２のデータレジスタのうち、いずれか外部の
装置との間でデータのアクセスを行っているかを表示す
る手段を備えている場合には、外部の装置において、い
ずれのデータレジスタが外部に対してアクセスを行って
いるかを検知することができる。

（実施例） 以下、本発明の一実施例について説明する。第１図に本
実施例の構成を示す。従来の場合を示した第４図と比較
し、トランスファゲートが１５と１７の二つに分割され
、同様にデータレジスタが１６と１８の二つに分割され
ており、メモリセルアレイ１とデータレジスタとの間に
おけるデータの転送を、二つの系統に分割して交互に行
う点が異なっている。これにより、データレジスタ１６
及び１８のうち、一方がメモリセルアレイ１との間のデ
ータの転送を行っている間は、他方は外部の装置との間
でデータの転送を行うことができる。

ここで、データレジスタ１６及び１８は、それぞれ１／
２・Ｎビットのデータを保持し、トランスファゲート１
５及び１７は、それぞれメモリセルアレイ１の三方の一
列（１／２・Ｎ列）のセルと、データレジスタ１６又は
１８との間のデータの転送を制御する。

さらにこれに伴い、シリアルセレクタもシリアルセレク
タ１９及び２０の二つに分割されている。

シリアルアドレスカウンタｌは、図示されていないＣＰ
ＵからＳＣ信号を与えられて、データレジスタ１６のア
ドレス（ｌビット目から１／２・Ｎビット目まで）及び
データレジスタ１８のアドレス（１／２・Ｎ＋ｌビット
目からＮビット目まで）を順次カウントしていく。そし
てカウントされたアドレスが、シリアルセレクタ１９又
は２０に与えられる。そしてこのアドレスに従い、シリ
アルセレクタ１９はデータレジスタ１６におけるｌビッ
ト目から１／２・Ｎビット目までのアドレスを選択し、
シリアルセレクタ２０はデータレジスタ１８の１／２・
Ｎ＋ｌビット目からＮビット目までのアドレスを選択す
る。

シリアルアクセス表示部１２は、シリアルアドレスカウ
ンタｌからカウントされたアドレスを与えられ、外部の
装置との間でアクセスを行っているデータレジスタは、
１６と１８のうちのいずれであるかを表示するものであ
る。例えばデータレジスタ１６とメモリセルアレイ１と
の間でデータの転送が行われ、データレジスタ１８と外
部の装置との間で転送が行われている場合には、データ
レジスタ１８が外部の装置とアクセスしていることを表
示する。さらにこの場合にシリアルアクセス表示部１２
にシリアルアドレスカウンタｌから与えられるアドレス
は、ｌビット目から１７２・Ｎビット目までの間にあり
、シリアルアクセス表示部１２からトランスファコント
ローラ２１に対し、例えば０のレベルの信号が出力され
る。

この信号を受けてトランスファコントローラ２１はトラ
ンスファゲート１５を選択し、トランスファゲート１５
はデータレジスタ１６とメモリセルアレイ１とのデータ
の転送を制御する。逆に、データレジスタ１８とメモリ
セルアレイ１との間でデータの転送が行われ、データレ
ジスタ１６と外部の装置との間で転送が行われている場
合には、データレジスタ１６が外部の装置とアクセスし
ていることを表示する。この場合には、アドレスは１／
２・Ｎ＋ｌビット目からＮビット目までの間にあり、シ
リアルアクセス表示部１２からトランスファコントロー
ラ２１にレベル１の信号が出力される。これによりトラ
ンスファコントローラ２１はトランスファゲート１７を
選択し、トランスファゲート１７はデータレジスタ２０
とメモリセルアレイ１とのデータの転送を制御する。

ここで、他の従来の装置と同一の構成要素については、
同一の番号を付して説明を省略する。

次に、このような構成を有した本実施例の半導体メモリ
装置の動作であるが、ＲＡＭポート側におけるデータの
アクセス動作は従来の場合と全く同様であり、ＳＡＭボ
ート側におけるアクセス動作について説明する。

メモリセルアレイ１から外部へデータを転送する場合で
あるが、行アドレス信号が行アドレスバッファ４を介し
て行デコーダ２に与えられて解読され、Ｍ行のうちの一
つの行、例えばｍ行が選択される。このｍ行のデータの
転送をトランスファゲートが行うが、トランスファゲー
ト１５．１７のうちいずれが行うかは、上述したように
トランスファコントローラ２１により選択された方が行
う。

先ずトランスファゲート１５が選択され、メモリセルア
レイｌのｍ行のうちのｌビット目から１／２・Ｎビット
目までのデータカ（、パラレルにデータレジスタ１６に
転送されて保持される。

そして図示されていないＣＰＵからＳＣ信号を与えられ
たシリアルアドレスカウンタｌが、このデータレジスタ
１６におけるアドレスをｌビット目から順次カウントし
ていく。そしてこのカウントされたアドレスが、シリア
ルセレクタ１９に与えられる。シリアルセレクタ１９は
このアドレスに従い、データレジスタ１６に記憶されて
いるｌビット目から１／２・Ｎビット目までのデータを
、順次シリアル人出力バッファ１３に転送していく。そ
してこのデータが、シリアル人出力バッファ１３を介し
て入出力端１４から外部の装置へシリアルに出力される
。

このようにしてデータレジスタ１６から外部の装置へデ
ータが出力されている間に、メモリセルアレイ１とデー
タレジスタ１８との間で、残りの１／２・Ｎ＋ｌビット
目からＮビット目までのデータの転送が行われる。シリ
アルアドレスカウンタｌのカウントした値が１／２・Ｎ
＋１になり、シリアルアクセス表示部１２より通知され
てトランスファコントローラ２１はトランスファゲート
１７を選択する。これによりトランスファゲート１７は
、メモリセルアレイ１におけるｍ行目のデータのうち、
１／２・Ｎ＋ｌビット目からＮビット目までのデータを
パラレルにデータレジスタ１８に転送する。これにより
データレジスタ１８に、ｍ行目のデータのうちの１／２
・Ｎ＋ｌビット目からＮビット目までのデータカ（保持
される。

そしてシリアルアドレスカウンタｌがカウントしたアド
レスを与えられて、シリアルセレクタ２０はデータレジ
スタ１８に保持されている１／２・Ｎ＋ｌビット目から
Ｎビットまでのデータを、一つずつシリアル人出力バッ
フ７１３に転送していく。このデータは、シリアル人出
力バッファ１３を介して入出力端１４から外部へ順次出
力されていく。このようにして、メモリセルアレイ１に
記憶されているｍ行目のデータが、シリアルに外部の装
置へ出力される。

このデータレジスタ１８から外部の装置へデータが出力
されている間に、次の一行、例えばｍｍ行が行デコーダ
２によって選択される。そしてトランスファコントロー
ラ２１によってトランスファゲート１５が選択され、メ
モリセルアレイ１のｍ行のうちのｌビット目から１／２
・Ｎビット目までのデータが、パラレルにデータレジス
タ１６に転送されて保持される。

このようにして、一方のデータレジスタへメモリセルア
レイ１からデータが転送されている間は、他方のデータ
レジスタから外部への出力を行うという動作を交互に行
っていく。

逆に行アドレス信号によって選択されたｍ行のメモリセ
ルに、外部の装置から入出力端１４を介して入力された
データが格納される場合の動作について説明する。入出
力端１４からシリアル人出カバッファ１３へデータが順
次与えられ、さらにシリアルアドレスカウンタｌのカウ
ントしたアドレスが１から１／２・Ｎまでの間はシリア
ルセレクタ１９に、１／２・Ｎ＋１からＮまでの間はシ
リアルセレクタ２０にデータが与えられる。シリアルセ
レクタ１９からはデータレジスタ１８に、ｌビット目か
ら１／２・Ｎ＋ｌビット目のデータが順次与えられて保
持される。

そしてトランスファコントローラ２１により選択された
トランスファゲート１５が、メモリセルアレイ１のｍ行
目のうちのｌビット目から１／２・Ｎビット目のセルへ
、データレジスタ１６からパラレルにデータを転送する
。

このデータレジスタ１６からメモリセルアレイ１へのデ
ータの転送が行われている間に、シリアルセレクタ２０
へ送られたデータが、データレジスタ１８へ順次転送さ
れて保持される。

トランスファコントローラ２１から選択されたトランス
ファゲート１７が、データレジスタ１８に保持されてい
るデータを、パラレルにメモリセルアレイ１に転送する
間、次の任意のｍｍ行が選択され、外部からデータレジ
スタ１６へのデータの転送が行われる。

以上のように、メモリセルアレイ１と外部の装置との間
でシリアルアクセスを行う際に、データレジスタを交互
に使い分けて行う。即ち、データレジスタ１６とメモリ
セルアレイ１との間でデータの転送を行っている間は、
データレジスタ１８と外部との間での転送を行い、デー
タレジスタ１６と外部との間で転送を行っている間はデ
ータレジスタ１８とメモリセルアレイ１との間でデータ
の転送を行う。

この場合のＲＡＭボート側の制御信号とＳＡＭボート側
の制御信号との関係について説明する。

従来の場合と同様に、ＲＡＳ信号が１から０へ立ち下が
る時点（ｔｌ）において、第２図のようにＷＥ倍信号１
のレベルであり、ＤＴ倍信号Ｏのレベルである場合には
、メモリセルアレイ１からデータレジスタ１６又は１８
のいずれか一方への転送が行われ、第３図のようにＷＥ
倍信号ＤＴ倍信号共にＯの場合には、データレジスタ１
６又は１８からメモリセルアレイ１への転送が行われる
ことになる。そしてこの時点ｔ１から、いずれかの転送
に必要な動作が開始し、ＲＡＳ信号がＯから１へ立ち上
がる時点ｔ４でリセットされる。

先ず、メモリセルアレイ１からデータレジスタへ転送を
行う場合についてであるが、データレジスタ１６と外部
の装置との間で、ｌビット目から１／２・Ｎビット目の
データをアクセスしている場合には、もう一方のデータ
レジスタ１８は空いている。そこでこのデータレジスタ
１８とメモリセルアレイ１との間でデータの転送を行う
ことによって、データレジスタ１８と外部の装置との間
で行うアクセス動作を妨げることなく転送することがで
きる。逆にデータレジスタ１８と外部の装置との間で、
１／２・Ｎ＋ｌビット目からＮビット目のデータをアク
セスしている場合は、空いているデータレジスタ１６と
メモリセルアレイ１との間でデータの転送を行うことが
できる。

従来は、メモリセルアレイ１とデータレジスタとの間の
データの転送を、一つのデータレジスタ４２及びトラン
スファゲート４１を用いて、一系統で行う。このためメ
モリセルアレイ１からデータレジスタ４２へのデータの
転送を、データレジスタ４２から外部の装置へ行う転送
とタイミングをはかって合間に行う必要があり、雑音の
発生を防止するには第５図に示されたように、ＳＣ信号
の１サイクル内に行わなければならないという、極めて
難しいタイミングをとる必要があった。しかし本実施例
の場合には、メモリセルアレイｌとデータレジスタとの
データの転送を二つの系統に分けて、一方を外部との転
送に用いている間は、空いている他方へメモリセルアレ
イ１からデータを転送させればよいため、このような難
しいタイミングをとる必要がない。これにより、ＲＡＭ
ポート側の制御信号であるＤＴ倍信号、ＳＡＭボート側
の制御信号であるＳＣ信号とを同期させる必要がなく、
設計に制約を与えず設計効率が向上する。

次にデータレジスタからメモリセルアレイ１へデータの
転送を行う場合であるが、この場合も同様である。デー
タレジスタ１６と外部の装置との間で転送を行っている
間は、他方のデータレジスタ１８からメモリセルアレイ
１ヘデータの転送を行えばよく、逆にデータレジスタ１
８において転送を行っている間は、データレジスタ１６
からメモリセルアレイ１ヘデータを転送すればよい。従
来は上述したように、データレジスタ４２に記憶されて
いたデータに外部から新たに入力されたデータが混入し
ないように、ＲＡＳ信号が立ち上がる時点（ｔｌ）から
立ち下がる時点（ｔ４）までの間、ＳＣ信号を停止して
おかなければならなかった。しかし本実施例の場合は、
データレジスタとメモリセルアレイ１との転送制御を二
つに分けて、一方をメモリセルアレイ１との間の転送に
用いている間は、このデータレジスタに外部からのデー
タは転送されず、空いている他方のデータレジスタに対
して転送されるため、データが混入する虞れは全くない
。従って従来のような、ＲＡＭポート側の制御信号であ
るＲＡＳ信号とＳＣ信号とを同期させる必要がないため
、設計への制約を与えず設計効率の向上がもたらされる
。

またデータレジスタ１６又は１８のうち、外部とのシリ
アルアクセスに用いられている方がシリアルアクセス表
示部１２により表示されるため、このデータレジスタと
データのやりとりをする外部の装置において、チエツク
が可能である。

上述した実施例はいずれも一例であり、本発明を限定す
るものではない。例えば本実施例では、メモリセルアレ
イとデータレジスタとの間のデータの転送を二つの系列
に分けているが、三つ以上に分けてもよい。またＲＡＭ
ボートとＳＡＭボ−トを有したデュアルポート構成の半
導体メモリ装置であって、メモリセルアレイとデータレ
ジスタとの間のデータの転送を制御する信号が二辺上の
系列に分かれて制御するものであればよく、第１図に示
された回路とは構成が異なるものであってもよい。

〔発明の効果〕

以上説明したように本発明に半導体メモリ装置は、トラ
ンスファゲートとデータレジスタとがそれぞれ二つの系
統に分割され、一方のデータレジスタとメモリセルアレ
イとの間でデータの転送を行っている間は、他方のデー
タレジスタと外部の装置との間でデータの転送を行うと
いう動作を交互に行うようにしたため、一つの系統より
成る場合のようにそれぞれの転送を困難なタイミングを
とって行う必要がなく、設計上の制約が与えられず設計
効率の向上がもたらされる。

またデータレジスタのうち、いずれが外部の装置との間
でデータのアクセスを行っているかを表示する手段を備
えている場合には、外部の装置において、いずれのデー
タレジスタが外部に対してアクセスを行っているかを検
知することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体メモリ装置の構
成を示した回路図、第２図は同装置においてメモリセル
アレイからデータレジスタヘデータの転送を制御する場
合の各制御信号を示したタイムチャート、第３図は同装
置においてデータレジスタからメモリセルアレイへデー
タの転送を制御する場合の各制御信号を示したタイムチ
ャート、第４図は従来の半導体メモリ装置の構成を示し
た回路図、第５図は同装置においてメモリセルアレイか
らデータレジスタヘデータを転送する場合の各制御信号
を示したタイムチャートである。 １・・・メモリセルアレイ、２・・・行デコーダ、３・
・・列デコーダ、４・・・行アドレスバッファ、５・・
・列アドレスバッファ、６・・・ランダム人出力バッフ
７．７・・・入出力端、ｌ・・・シリアルアドレスカウ
ンタ、１２・・・シリアルアクセス表示部、１３・・・
シリアル人出力バッファ、１４・・・入出力端、１５・
・・トランスファゲート、１６・・・データレジスタ、
１７・・・トランスファゲート、１８・・・データレジ
スタ、１９・・・シリアルセレクタ、２０・・・シリア
ルセレクタ、２１・・・トランスファコントローラ、２
２・・・制御信号発生回路。

Claims (1)

1. 【特許請求の範囲】 １）Ｍ行Ｎ列のマトリクス状に配置されたメモリセルア
   レイに対し、Ｍ行のうちの任意の行を選択する行デコー
   ダと、Ｎ列のうちの任意の列を選択する列デコーダとに
   よりメモリセルを選択して、ランダムにデータのアクセ
   スを行うランダムアクセスメモリポートと、Ｎビットの
   データを保持するデータレジスタと、前記行デコーダに
   より選択された任意の一行のメモリセルとの間のデータ
   の転送をトランスファゲートにより制御し、さらに前記
   データレジスタと外部の装置との間のデータのシリアル
   な形態での転送をシリアルセレクタにより制御すること
   によって、シリアルにデータのアクセスを行うシリアル
   アクセスメモリポートとを有したデュアルポート構成の
   半導体メモリ装置において、 前記データレジスタは、ｌビット（ただしｌは１以上、
   Ｎ未満の整数）のデータを保持する第１のデータレジス
   タと、Ｎ−ｌビットのデータを保持する第２のデータレ
   ジスタとを有し、 前記トランスファゲートは、前記行デコーダにより選択
   された任意の一行のメモリセルのうちのｌ個のメモリセ
   ルと前記第１のデータレジスタとの間のデータの転送を
   制御する第１のトランスファゲートと、残りのＮ−ｌ個
   のメモリセルと前記第２のデータレジスタとの間のデー
   タの転送を制御する第２のトランスファゲートとを有し
   、前記シリアルセレクタは、前記第１のデータレジスタ
   と外部の装置との間のデータの転送を制御する第１のシ
   リアルセレクタと、前記第２のデータレジスタと外部の
   装置との間のデータの転送を制御する第２のシリアルセ
   レクタとを有し、前記第１及び第２のトランスファゲー
   トは交互にデータの転送の制御を行い、同様に前記第１
   及び第２のシリアルセレクタも交互にデータの転送の制
   御を行うものであり、 前記第１のトランスファゲートが前記ｌ個のメモリセル
   と前記第１のデータレジスタとの間でデータを転送させ
   ている間、前記第２のシリアルセレクタが前記第２のデ
   ータレジスタと外部の装置との間でデータを転送させ、 前記第２のトランスファゲートが前記Ｎ−ｌ個のメモリ
   セルと前記第２のデータレジスタとの間でデータを転送
   させている間、前記第１のシリアルセレクタが前記第１
   のデータレジスタと外部の装置との間でデータを転送さ
   せることを特徴とする半導体メモリ装置。 ２）前記第１又は第２のデータレジスタのうち、いずれ
   が外部の装置との間でデータのアクセスを行っているか
   を表示する手段をさらに備えたことを特徴とする請求項
   １記載の半導体メモリ装置。