JPH0531176B2 - - Google Patents
Info
- Publication number
- JPH0531176B2 JPH0531176B2 JP61214229A JP21422986A JPH0531176B2 JP H0531176 B2 JPH0531176 B2 JP H0531176B2 JP 61214229 A JP61214229 A JP 61214229A JP 21422986 A JP21422986 A JP 21422986A JP H0531176 B2 JPH0531176 B2 JP H0531176B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- chip
- address
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012546 transfer Methods 0.000 claims description 72
- 230000015654 memory Effects 0.000 claims description 57
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000003491 array Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Memory System (AREA)
- Dram (AREA)
- Bus Control (AREA)
Description
Ａ 産業上の利用分野
本発明は、一般に半導体メモリに関するもので
ある。具体的には、本発明はマルチビツト出力を
有するメモリ・チツプに対するランダム・アクセ
スに関するものである。 Ｂ 従来技術 大型コンピユータで用いられるような高度な記
憶システム・アプリケーシヨンでは、記憶システ
ムの１つは主記憶装置である。主記憶装置は、典
型的にはデータおよび命令をキヤツシユ・メモリ
に供給するために使われる非常に大きな半導体記
憶システムである。典型的な場合、主記憶装置は
データのブロツク転送ができるように設計されて
いる。すなわち、主記憶装置から使用システム
に、ブロツクを構成するワードの多重転送が行わ
れる。ブロツク転送速度および各転送のサイズは
メモリの各特定アプリケーシヨンによつて異なつ
ているが、それに続くコメントはどのアプリケー
シヨンにも共通になつている。各マルチワード・
ブロツク転送の開始アドレスは、要求された記憶
座標を含む最初の取出しに関してランダムであ
る。一度ブロツク内のどこかで転送が開始する
と、必要ならば、循環を使つてブロツク全体の転
送を完了させる。 従来技術の記憶システムの典型的な構成を第６
図に示すが、ユーザ１０は、メモリに対するタイ
ミング、制御およびデータ緩衝論理をもたらすイ
ンターフエース１２を介して、メモリに接続され
ている。メモリは、インターフエース１２に並列
に接続されたＮ個のメモリ・アレイ１４から成
る。通常、各メモリ・アレイは１つの並列デー
タ・ビツトを生じる。メモリ・アレイ１４の数
は、ECC（エラー訂正）ワード内のビツトの数に
等しくなるように選ばれ、これは多くの大型コン
ピユータでは72である。したがつて、ECCワー
ドの各ビツトは個々のメモリ・アレイ１４に記憶
されたり、そこから取り出されたりする。 メモリ・アレイ１４が比較的小さいときは、各
メモリ・アレイ１４を第７図に示す16個のメモ
リ・チツプ１６で実施することによつてブロツク
転送が可能になる。各チツプ１６はレジスタ１８
に１ビツトを与える。ビツトはすべて並列に転送
され、最初の転送の後、レジスタ１８内の任意の
アドレスから使用システムへのブロツク転送が開
始できる。第８図に示すメモリ・アーキテクチヤ
は、各々が16個のチツプ１６から成るＮ個のメモ
リ・アレイ・グループ２０を有する。メモリ・チ
ツプ１６は共通アドレス制御バス２２を介してア
ドレス選択論理２４により制御される。各メモ
リ・アレイ・グループ２０は、データ緩衝回路２
６に16ビツトを並列に与える。Ｎ個のメモリ・ア
レイ・グループ２０の各々からの16ビツトは、１
回の転送で緩衝され、データはECCワード中で
使用システムに転送される。 メモリ・アレイの密度が大きくなるにつれて、
必要とされる全メモリ容量に対して、メモリ・ア
レイの数が第７および第８図の１ビツト出力構成
をサポートするのに必要な数以下に減少するとこ
ろまできた。１つの手法はマルチビツト・メモ
リ、すなわち、複数の並列な出力線を備えたメモ
リ・チツプを使用することである。複数の出力メ
モリ・チツプの例はフラナガン（Franagan）等
が米国特許4453237号に開示している。複数出力
メモリを使用すると、さらにテストなどの利点が
ある。アイ・ビー・エム・ジヤーナル・オブ・リ
サーチ・アンド・デベロツプメント（IBM
Journal of Research and Development）、
Vo1.28、No.２、1984年３月、P.177−183に掲載
された「半導体メモリ・アプリケーシヨンに対す
る障害許容設計技術（Fault−Tolerant Design
Technique for Semiconductor Memory
Applications）」と題する技術論文で本発明者の
１人であるアイヒエルマン（Aichelman）が記
載しているように、たとえ複数出力を有するもの
でも、１つのメモリ・チツプは、ECCワードに
１ビツトより多いビツトを与えるべきではない。
この制限により、故障した１つのチツプがエラー
訂正能力を上回ることが防止される。この制限が
ないと、ブロツク転送において、マルチビツト・
メモリの並列ビツトが、ブロツク内の異なるビツ
トおよびワードに使われる。この後者の技術の一
例は、「アイ・ビー・エム・テクニカル・デイス
クロージヤ・ブルテン」第24巻、No.1B、1981年
６月、P.485−488に掲載された「分散されたバツ
フアリングを伴わない複数ビツト・アレイからの
ページング（Paging From Multiple Bit
Array Without Distributed Buffering）」と題
する技術論文にアイヒエルマンが記載している。 第９図に示すように、４ビツトのメモリ・チツ
プ２８は一度に４ビツトのデータをレジスタ３０
に転送できる。レジスタ３０は、一杯になつたと
き、16ワードのブロツク転送に対するECCワー
ドのＮ個のビツトの１つに関連するすべてのビツ
トを含んでいる。したがつて、データ緩衝回路２
６にはＮ個のレジスタ３０があることになる。 前述したように、ブロツク転送では最初のワー
ドはランダムにアドレス可能であること、さらに
ブロツク全体が最終的に転送されることが必要で
ある。第９図の構成において、16ビツトのうちの
どれかがランダムにアクセスされる前に、レジス
タ３０をメモリ・チツプ２８に対する４回のアク
セスの間に16ビツトで完全に満たすことができ
る。しかし、この手段では、初期アクセス時間tA
に許容できない遅延が導入される。 別法によれば、メモリ・チツプ２８からの転送
は転送の最初のアドレスをもたらすことができ、
まずアドレスされたビツトをレジスタ３０に転送
し、次にこのビツトを直ちに使用システムに転送
することができる。選択的アドレツシングおよび
即時直列化の一例が第１０図に示されている。た
だしビツト５（16のブロツクの５番目のECCワー
ド）が最初のアドレスであると仮定する。選択信
号がビツト５ないし８をアドレスし、メモリ・チ
ツプ２８を使用可能にした後で、ビツト５ないし
８の４ビツトがレジスタ３０に転送される。この
転送が完了すると直ちに、ビツト５がレジスタ３
０でランダムにアドレスされて使用システムに読
み出される。最初のアクセスの時間は、アクセス
時間tAである。続いて、ビツト６ないし８がアク
セス時間tAよりもかなり短いレジスタ読取り速度
周期tNで読み出される。 レジスタ読取り速度周期tNは、チツプ読取り速
度周期tCよりもかなり小さい。たとえば、tC＝4tN
である。しかし、ビツトを使用システムに転送中
に、別の選択信号がビツト９ないし12をレジスタ
３０に転送できる。したがつて、周期tNとtCの違
いにもかかわらず、ビツト９はすぐに同じ読取り
速度周期で直列転送ができる状態にある。 あいにく上記の説明は最初のアドレスが下位４
ビツトの境界と整合する場合にしかあてはまらな
い。もう一方の極端な状態では、最初のアドレス
が上位４ビツトの境界と整合する。たとえば、ビ
ツト８がアドレスされるとする。この場合、ビツ
ト５ないし８がレジスタ３０に転送される。レジ
スタ３０に関連するアドレツシング回路は、第１
図に示すようにビツト８を使用システムに直ちに
出力し、したがつてアクセス時間tAを維持する。
しかし、チツプ読取り速度周期tCに対する制限の
ため、次に直列化されるべきビツト９は直ちに使
用できない。その代り、最初のアドレスが何であ
るかに応じてレジスタ読取り速度周期tNの倍数に
なり得るギヤツプ時間tGが生じる。 ギヤツプ時間tGが好ましくないことはいうまで
もない。これは第２の緩衝転送が可能になるだけ
アクセス時間tAを長くすることによつて取り除く
ことができる。しかし、アクセス時間が長くなる
のもまた好ましくない。 Ｃ 発明が解決しようとする問題点 したがつて、本発明の目的は、固定長ワード・
データのブロツク転送における最初に転送される
べきワードがブロツク内のどこの位置でもランダ
ムにアドレス可能であり、最終的には１ブロツク
内のすべてのワードの転送を完了する形式のブロ
ツク転送において、最初に転送されるべきワード
のアドレスが記憶座標の境界から離れていてもメ
モリ・アクセス時間を長くすることなく、かつ、
出力レジスタにギヤツプ時間なしに、継続して入
力しながら、任意のワード位置からランダムにブ
ロツク転送を開始して、１ブロツクの全ワードを
ワード直列に短い転送周期で転送できるランダ
ム・アクセス・メモリを提供することである。 Ｄ 問題点を解決するための手段 本発明のメモリでは、固定長ワードの各ビツト
面を少なくとも１対のマルチビツト・チツプで構
成し、各チツプを別々にアクセスできるように
し、ブロツク転送のための各メモリ・アクセス毎
にマルチワード（マルチビツト数に相当するワー
ド数）を各チツプから同時に並列に出力レジスタ
にロードし、各ワード単位で転送のためアンロー
ドする。転送すべきデータ・ブロツクは、マルチ
ワード単位で各チツプ間に交互に順序をなして複
数行または列に亘つて、予め貯蔵されている。任
意の開始アドレスに従つて、複数回のメモリ・ア
クセス・サイクルの各サイクル毎に、予め定めた
順序で１対のマルチワードを同時に読出して転送
し、循環を用いて最終アクセス・サイクルまでに
ブロツク内のすべてのワードの転送を完了させ
る。 出力レジスタは、継続接続された１対のレジス
タから成り、レジスタ転送信号の下に、両レジス
タ間で並列にデータ転送が行われる。いずれか一
方の選択された出力レジスタにおいてビツト選択
信号で指定されたワード位置からワード単位で順
次に転送される。 本発明のランダム・アクセス・メモリによれ
ば、個別にアクセスされる少なくとも１対の第１
および第２のマルチビツト・チツプから成るメモ
リ・アレイをＮ個並設してＮビツト長ワードのメ
モリを構成し、ブロツク転送のために各データ・
ブロツクを、マルチビツト数に相当するワード数
のＮビツト長ワード（マルチワードと呼ぶ）単位
で、両チツプ間に交互に順序をなして複数行
（列）に亘つて貯蔵しておき、両チツプから同時
に読出された２マルチワードを並列に入力すると
共にワード単位で出力する２マルチワード長の出
力レジスタを設け、ブロツク転送のための任意の
開始アドレスに応答して複数回のメモリ・アクセ
ス・サイクルを所定の時間間隔で開始させ、各メ
モリ・アクセス・サイクルにおいては各チツプの
複数行（列）のマルチワードの中から順番に各マ
ルチワードを並列に出力レジスタに読出して転送
し、最終メモリ・アクセス・サイクルの終了まで
に１ブロツク長の全ワードの直列転送を完了させ
るためのブロツク転送制御手段を設けたランダ
ム・アクセス・メモリであつて、 上記ブロツク転送制御手段は、上記開始アドレ
スのうち、各チツプを識別するビツトと、マルチ
ワードのチツプ内の行（列）アドレスを表わすビ
ツトとを、メモリ・アクセス・サイクルの回数を
表わす信号に、論理的に組合わせて実際にアクセ
スされるマルチワードのチツプ内の行（列）アド
レスを各チツプに対して発生する論理回路を含ん
でおり、 上記出力レジスタは、レジスタ転送信号の下に
その内容を並列に入力するように縦続接続された
第２の出力レジスタと、これらの両出力レジスタ
のうち選択された一方のレジスタにおいてビツト
選択信号により指定された位置のワードから順次
にワード単位で直列に転送させるための選択手段
とを含む事を特徴とする。 Ｅ 実施例 第１図に示す本発明の一実施例には、第９図に
示したシステムで使用されるものと同じ種類の一
対のアレイ・チツプ２８がある。複数対のアレ
イ・チツプ２８を、もつと長いブロツクに、また
は４個未満の出力を有するアレイ・チツプに使用
することができる。各アレイ・チツプ２８は、同
じチツプ選択信号、すなわちタイミング線３２上
の行アドレス選択信号RASとタイミング線３４
上の列アドレス選択信号CASによつて選択され
る。チツプ２８の４つの出力３６は、幅広い第１
のレジスタ３８に接続されている。それぞれ４つ
の出力３６を有するアレイ・チツプ２８が２個あ
るので、第１のレジスタ３８は８つの入力を有す
る。第１のレジスタ３８の内容は、並列に第２の
レジスタ４０に転送できる。この転送は線４２上
のレジスタ転送信号の制御下で非常に速く、レジ
スタ読取り速度周期tNより速く実行できる。入力
線４４上のビツト選択信号は、レジスタ３８と４
０のどちらのレジスタ中の記憶位置情報を１ビツ
トの出力線４６に読み取るべきかを選択する。本
発明者の１人であるアイヒエルマンは、IBMテ
クニカル・デイスクロージヤ・ブルテン、
Vo1.24、No.４、1981年９月、P.2194−2196に掲
載された「複数ビツト・チツプのメモリ・アプリ
ケーシヨン（Memory Application of Multiple
Bit Chips）」と題する技術論文で、複数出力の
メモリ・チツプと一緒に２つのラツチを使用する
ことを開示した。 第１のレジスタ３８に転送されるべきアレイ・
チツプ２８内の位置は、チツプ２８のアドレス入
力によつて決定される。しかし、アドレス入力は
２つのアレイ・チツプ２８上で異なつている。上
位アドレス入力は、通常は上位アドレス・バス４
８に接続されている。一方、下位アドレス入力
は、別々の下位アドレス・バス５０および５２に
接続されている。別々の下位アドレス・バス５０
および５２により、上位アドレス・バス４８によ
つて決定される同一周辺部の異なる部分が別々の
アレイ・チツプ２８から第１のレジスタ３８に転
送される。 １から16まで番号をつけた16ビツトの情報が２
つのアレイ・チツプ２８内のそれぞれのブロツク
に記憶される場合を考える。２つのメモリ・アレ
イ・チツプ２８があり、各ブロツクがそれぞれ16
ビツトを含むとすると、２つのチツプは０からＭ
まで番号をつけた各ブロツクを記憶できる。各チ
ツプは、そのチツプ上の各アドレス毎に４つのデ
ータ出力を有する。要求されたブロツク転送が、
１から４まで番号をつけた位置のうちのいずれか
の位置から始まる場合、アレイ・チツプ２８から
第１のレジスタ３８への転送は、次の順序にな
る。最初の取出しで、ビツト１ないし４が第１の
アレイ・チツプ２８から転送され、ビツト５ない
し８が第２のアレイ・チツプ２８から転送され
る。次にビツト選択信号４４が最初のアドレス
１，２，３または４から始めて第１のレジスタ３
８からこれらのビツトを順序選択し始め、次に残
りのビツトに進む。 順序選択のある時点で、第１のレジスタ３８内
のビツトが第２のレジスタ４０に転送される。こ
の転送が、レジスタ読取り速度周期tNで出力線４
６にビツトを順次直列転送する操作を割り込む必
要はない。その後で、ビツト選択信号は第２のレ
ジスタ４０からビツトを選択し、ビツト８を含む
残りのビツトの読取りを完了する。 第２のレジスタ４０からの逐次読取り中に、第
２の転送で同様にビツト９ないし16が並列に第１
のレジスタ３８に転送される。この順序は、第２
の転送の前にレジスタ３８からもつと多くのビツ
トが読取られる点を除いて、従来技術とは著しい
相異はない。すなわち、同じ下位アドレスがアレ
イ・チツプ２８の両方に印加される。 しかし、ブロツク転送の開始点がビツト５ない
し８のうちのいずれかから始まる場合は、状況は
幾分異なる。第２のアレイ・チツプに接続された
下位アドレス・バスは、ビツト５ないし８を第１
のレジスタ３８に転送させる。一方、第１のチツ
プに印加された異なる下位アドレスが、最初の取
出しでビツト９ないし12を第１のレジスタ３８に
転送させる。次にビツト選択信号は示された開始
ビツト５，６，７または８からその順序づけを開
始し、次にビツト５ないし12を選択する。ビツト
９ないし12の逐次読取り中に、第１のレジスタ３
８の内容が第２のレジスタ４０に転送される。次
に、ビツト12の読取り完了前に、下位アドレス・
バスを変更した第２の転送が、ビツト12ないし16
と１ないし４を第１のレジスタ３８に転送させ
る。ブロツク全体を読み取らなければならないの
で、ビツト１ないし４が転送され、したがつて循
環が必要となる。ビツト選択信号は最初の取出し
で中止した連続シーケンス中の同じ点から、第２
の転送からの第１のレジスタ３８中のビツトの選
択を継続する。レジスタ３８および４０からのこ
のインタリーブ読取りにより、チツプ読取り速度
周期tCがレジスタ読取り速度周期tNの５倍にすぎ
ない場合、ギヤツプ時間の発生が防止される。 第１図の回路はECCワードについて72組必要
になるが、RAS線３２、CAS線３４、アドレ
ス・バス４８，５０および５２、レジスタ転送線
４２およびビツト選択線４４は重複した回路に共
通であることに留意すべきである。またＭ＋１よ
り多いブロツクが必要な場合、それより上位のブ
ロツク番号およびアドレスを周知の方法で他のチ
ツプ上で継続することができる。 本発明の上記の説明は幾分機能的なものであ
り、本発明を実施するための回路についてもつと
完全に説明するには、メモリ構成のさらに具体的
な例が必要である。２つのチツプ２８内のビツト
は、アドレスAA＝AL……A5，A4，A3，A2，
A1，A0によつて別々にアドレス可能である。ア
ドレス・ビツトA0は最下位ビツトである。２つ
の下位アドレス・ビツトA1，A0は、チツプの４
つのデータ出力をアドレスする。３つの下位アド
レス・ビツトA2，A1，A0は、８ビツトのレジス
タ３８と４０のうちのどちらかのレジスタ中のビ
ツトをアドレスする。したがつて、下位から３番
目のアドレス・ビツトA2は２つのアレイ・チツ
プ２８の一方を識別する。４つの下位アドレス・
ビツトA3，A2，A1，A0は、ブロツク内のすべて
のビツトをアドレスする。上位アドレス・ビツト
AL……A5，A4は、個別のブロツクをアドレスす
る。下位４番目のアドレス・ビツトA3は、上位
アドレス・ビツトAL……A5，A4によつてブロツ
クに対する２つのチツプ・アドレスのどちらかが
選択されたかを決定する。 したがつて第１図に示す上位アドレス・バス４
８は、上位アドレス・ビツトAL……A5，A4を運
ぶことが分かる。２本の下位アドレス・バス５０
ないし５２は、下位４番目のビツトA3に対応す
るビツトを運ぶ。しかし、下位４番目のアドレ
ス・ビツトは、２本の下位アドレス・バス５０な
いし５２上で異なることがあり得る。これらの部
分的に異なる２つのビツトを、それぞれA′3およ
びA″3として識別することにする。ビツト選択信
号は、３つのアドレス・ビツトA2，A1，A0＋２
つのレジスタ３８および４０の一方を表わす信号
から導かれるはずである。これらのアドレス・ビ
ツトがどのように印加されるかについては、後段
で説明する。 本発明におけるメモリ構成を次に示す。すなわ
ち、
ある。具体的には、本発明はマルチビツト出力を
有するメモリ・チツプに対するランダム・アクセ
スに関するものである。 Ｂ 従来技術 大型コンピユータで用いられるような高度な記
憶システム・アプリケーシヨンでは、記憶システ
ムの１つは主記憶装置である。主記憶装置は、典
型的にはデータおよび命令をキヤツシユ・メモリ
に供給するために使われる非常に大きな半導体記
憶システムである。典型的な場合、主記憶装置は
データのブロツク転送ができるように設計されて
いる。すなわち、主記憶装置から使用システム
に、ブロツクを構成するワードの多重転送が行わ
れる。ブロツク転送速度および各転送のサイズは
メモリの各特定アプリケーシヨンによつて異なつ
ているが、それに続くコメントはどのアプリケー
シヨンにも共通になつている。各マルチワード・
ブロツク転送の開始アドレスは、要求された記憶
座標を含む最初の取出しに関してランダムであ
る。一度ブロツク内のどこかで転送が開始する
と、必要ならば、循環を使つてブロツク全体の転
送を完了させる。 従来技術の記憶システムの典型的な構成を第６
図に示すが、ユーザ１０は、メモリに対するタイ
ミング、制御およびデータ緩衝論理をもたらすイ
ンターフエース１２を介して、メモリに接続され
ている。メモリは、インターフエース１２に並列
に接続されたＮ個のメモリ・アレイ１４から成
る。通常、各メモリ・アレイは１つの並列デー
タ・ビツトを生じる。メモリ・アレイ１４の数
は、ECC（エラー訂正）ワード内のビツトの数に
等しくなるように選ばれ、これは多くの大型コン
ピユータでは72である。したがつて、ECCワー
ドの各ビツトは個々のメモリ・アレイ１４に記憶
されたり、そこから取り出されたりする。 メモリ・アレイ１４が比較的小さいときは、各
メモリ・アレイ１４を第７図に示す16個のメモ
リ・チツプ１６で実施することによつてブロツク
転送が可能になる。各チツプ１６はレジスタ１８
に１ビツトを与える。ビツトはすべて並列に転送
され、最初の転送の後、レジスタ１８内の任意の
アドレスから使用システムへのブロツク転送が開
始できる。第８図に示すメモリ・アーキテクチヤ
は、各々が16個のチツプ１６から成るＮ個のメモ
リ・アレイ・グループ２０を有する。メモリ・チ
ツプ１６は共通アドレス制御バス２２を介してア
ドレス選択論理２４により制御される。各メモ
リ・アレイ・グループ２０は、データ緩衝回路２
６に16ビツトを並列に与える。Ｎ個のメモリ・ア
レイ・グループ２０の各々からの16ビツトは、１
回の転送で緩衝され、データはECCワード中で
使用システムに転送される。 メモリ・アレイの密度が大きくなるにつれて、
必要とされる全メモリ容量に対して、メモリ・ア
レイの数が第７および第８図の１ビツト出力構成
をサポートするのに必要な数以下に減少するとこ
ろまできた。１つの手法はマルチビツト・メモ
リ、すなわち、複数の並列な出力線を備えたメモ
リ・チツプを使用することである。複数の出力メ
モリ・チツプの例はフラナガン（Franagan）等
が米国特許4453237号に開示している。複数出力
メモリを使用すると、さらにテストなどの利点が
ある。アイ・ビー・エム・ジヤーナル・オブ・リ
サーチ・アンド・デベロツプメント（IBM
Journal of Research and Development）、
Vo1.28、No.２、1984年３月、P.177−183に掲載
された「半導体メモリ・アプリケーシヨンに対す
る障害許容設計技術（Fault−Tolerant Design
Technique for Semiconductor Memory
Applications）」と題する技術論文で本発明者の
１人であるアイヒエルマン（Aichelman）が記
載しているように、たとえ複数出力を有するもの
でも、１つのメモリ・チツプは、ECCワードに
１ビツトより多いビツトを与えるべきではない。
この制限により、故障した１つのチツプがエラー
訂正能力を上回ることが防止される。この制限が
ないと、ブロツク転送において、マルチビツト・
メモリの並列ビツトが、ブロツク内の異なるビツ
トおよびワードに使われる。この後者の技術の一
例は、「アイ・ビー・エム・テクニカル・デイス
クロージヤ・ブルテン」第24巻、No.1B、1981年
６月、P.485−488に掲載された「分散されたバツ
フアリングを伴わない複数ビツト・アレイからの
ページング（Paging From Multiple Bit
Array Without Distributed Buffering）」と題
する技術論文にアイヒエルマンが記載している。 第９図に示すように、４ビツトのメモリ・チツ
プ２８は一度に４ビツトのデータをレジスタ３０
に転送できる。レジスタ３０は、一杯になつたと
き、16ワードのブロツク転送に対するECCワー
ドのＮ個のビツトの１つに関連するすべてのビツ
トを含んでいる。したがつて、データ緩衝回路２
６にはＮ個のレジスタ３０があることになる。 前述したように、ブロツク転送では最初のワー
ドはランダムにアドレス可能であること、さらに
ブロツク全体が最終的に転送されることが必要で
ある。第９図の構成において、16ビツトのうちの
どれかがランダムにアクセスされる前に、レジス
タ３０をメモリ・チツプ２８に対する４回のアク
セスの間に16ビツトで完全に満たすことができ
る。しかし、この手段では、初期アクセス時間tA
に許容できない遅延が導入される。 別法によれば、メモリ・チツプ２８からの転送
は転送の最初のアドレスをもたらすことができ、
まずアドレスされたビツトをレジスタ３０に転送
し、次にこのビツトを直ちに使用システムに転送
することができる。選択的アドレツシングおよび
即時直列化の一例が第１０図に示されている。た
だしビツト５（16のブロツクの５番目のECCワー
ド）が最初のアドレスであると仮定する。選択信
号がビツト５ないし８をアドレスし、メモリ・チ
ツプ２８を使用可能にした後で、ビツト５ないし
８の４ビツトがレジスタ３０に転送される。この
転送が完了すると直ちに、ビツト５がレジスタ３
０でランダムにアドレスされて使用システムに読
み出される。最初のアクセスの時間は、アクセス
時間tAである。続いて、ビツト６ないし８がアク
セス時間tAよりもかなり短いレジスタ読取り速度
周期tNで読み出される。 レジスタ読取り速度周期tNは、チツプ読取り速
度周期tCよりもかなり小さい。たとえば、tC＝4tN
である。しかし、ビツトを使用システムに転送中
に、別の選択信号がビツト９ないし12をレジスタ
３０に転送できる。したがつて、周期tNとtCの違
いにもかかわらず、ビツト９はすぐに同じ読取り
速度周期で直列転送ができる状態にある。 あいにく上記の説明は最初のアドレスが下位４
ビツトの境界と整合する場合にしかあてはまらな
い。もう一方の極端な状態では、最初のアドレス
が上位４ビツトの境界と整合する。たとえば、ビ
ツト８がアドレスされるとする。この場合、ビツ
ト５ないし８がレジスタ３０に転送される。レジ
スタ３０に関連するアドレツシング回路は、第１
図に示すようにビツト８を使用システムに直ちに
出力し、したがつてアクセス時間tAを維持する。
しかし、チツプ読取り速度周期tCに対する制限の
ため、次に直列化されるべきビツト９は直ちに使
用できない。その代り、最初のアドレスが何であ
るかに応じてレジスタ読取り速度周期tNの倍数に
なり得るギヤツプ時間tGが生じる。 ギヤツプ時間tGが好ましくないことはいうまで
もない。これは第２の緩衝転送が可能になるだけ
アクセス時間tAを長くすることによつて取り除く
ことができる。しかし、アクセス時間が長くなる
のもまた好ましくない。 Ｃ 発明が解決しようとする問題点 したがつて、本発明の目的は、固定長ワード・
データのブロツク転送における最初に転送される
べきワードがブロツク内のどこの位置でもランダ
ムにアドレス可能であり、最終的には１ブロツク
内のすべてのワードの転送を完了する形式のブロ
ツク転送において、最初に転送されるべきワード
のアドレスが記憶座標の境界から離れていてもメ
モリ・アクセス時間を長くすることなく、かつ、
出力レジスタにギヤツプ時間なしに、継続して入
力しながら、任意のワード位置からランダムにブ
ロツク転送を開始して、１ブロツクの全ワードを
ワード直列に短い転送周期で転送できるランダ
ム・アクセス・メモリを提供することである。 Ｄ 問題点を解決するための手段 本発明のメモリでは、固定長ワードの各ビツト
面を少なくとも１対のマルチビツト・チツプで構
成し、各チツプを別々にアクセスできるように
し、ブロツク転送のための各メモリ・アクセス毎
にマルチワード（マルチビツト数に相当するワー
ド数）を各チツプから同時に並列に出力レジスタ
にロードし、各ワード単位で転送のためアンロー
ドする。転送すべきデータ・ブロツクは、マルチ
ワード単位で各チツプ間に交互に順序をなして複
数行または列に亘つて、予め貯蔵されている。任
意の開始アドレスに従つて、複数回のメモリ・ア
クセス・サイクルの各サイクル毎に、予め定めた
順序で１対のマルチワードを同時に読出して転送
し、循環を用いて最終アクセス・サイクルまでに
ブロツク内のすべてのワードの転送を完了させ
る。 出力レジスタは、継続接続された１対のレジス
タから成り、レジスタ転送信号の下に、両レジス
タ間で並列にデータ転送が行われる。いずれか一
方の選択された出力レジスタにおいてビツト選択
信号で指定されたワード位置からワード単位で順
次に転送される。 本発明のランダム・アクセス・メモリによれ
ば、個別にアクセスされる少なくとも１対の第１
および第２のマルチビツト・チツプから成るメモ
リ・アレイをＮ個並設してＮビツト長ワードのメ
モリを構成し、ブロツク転送のために各データ・
ブロツクを、マルチビツト数に相当するワード数
のＮビツト長ワード（マルチワードと呼ぶ）単位
で、両チツプ間に交互に順序をなして複数行
（列）に亘つて貯蔵しておき、両チツプから同時
に読出された２マルチワードを並列に入力すると
共にワード単位で出力する２マルチワード長の出
力レジスタを設け、ブロツク転送のための任意の
開始アドレスに応答して複数回のメモリ・アクセ
ス・サイクルを所定の時間間隔で開始させ、各メ
モリ・アクセス・サイクルにおいては各チツプの
複数行（列）のマルチワードの中から順番に各マ
ルチワードを並列に出力レジスタに読出して転送
し、最終メモリ・アクセス・サイクルの終了まで
に１ブロツク長の全ワードの直列転送を完了させ
るためのブロツク転送制御手段を設けたランダ
ム・アクセス・メモリであつて、 上記ブロツク転送制御手段は、上記開始アドレ
スのうち、各チツプを識別するビツトと、マルチ
ワードのチツプ内の行（列）アドレスを表わすビ
ツトとを、メモリ・アクセス・サイクルの回数を
表わす信号に、論理的に組合わせて実際にアクセ
スされるマルチワードのチツプ内の行（列）アド
レスを各チツプに対して発生する論理回路を含ん
でおり、 上記出力レジスタは、レジスタ転送信号の下に
その内容を並列に入力するように縦続接続された
第２の出力レジスタと、これらの両出力レジスタ
のうち選択された一方のレジスタにおいてビツト
選択信号により指定された位置のワードから順次
にワード単位で直列に転送させるための選択手段
とを含む事を特徴とする。 Ｅ 実施例 第１図に示す本発明の一実施例には、第９図に
示したシステムで使用されるものと同じ種類の一
対のアレイ・チツプ２８がある。複数対のアレ
イ・チツプ２８を、もつと長いブロツクに、また
は４個未満の出力を有するアレイ・チツプに使用
することができる。各アレイ・チツプ２８は、同
じチツプ選択信号、すなわちタイミング線３２上
の行アドレス選択信号RASとタイミング線３４
上の列アドレス選択信号CASによつて選択され
る。チツプ２８の４つの出力３６は、幅広い第１
のレジスタ３８に接続されている。それぞれ４つ
の出力３６を有するアレイ・チツプ２８が２個あ
るので、第１のレジスタ３８は８つの入力を有す
る。第１のレジスタ３８の内容は、並列に第２の
レジスタ４０に転送できる。この転送は線４２上
のレジスタ転送信号の制御下で非常に速く、レジ
スタ読取り速度周期tNより速く実行できる。入力
線４４上のビツト選択信号は、レジスタ３８と４
０のどちらのレジスタ中の記憶位置情報を１ビツ
トの出力線４６に読み取るべきかを選択する。本
発明者の１人であるアイヒエルマンは、IBMテ
クニカル・デイスクロージヤ・ブルテン、
Vo1.24、No.４、1981年９月、P.2194−2196に掲
載された「複数ビツト・チツプのメモリ・アプリ
ケーシヨン（Memory Application of Multiple
Bit Chips）」と題する技術論文で、複数出力の
メモリ・チツプと一緒に２つのラツチを使用する
ことを開示した。 第１のレジスタ３８に転送されるべきアレイ・
チツプ２８内の位置は、チツプ２８のアドレス入
力によつて決定される。しかし、アドレス入力は
２つのアレイ・チツプ２８上で異なつている。上
位アドレス入力は、通常は上位アドレス・バス４
８に接続されている。一方、下位アドレス入力
は、別々の下位アドレス・バス５０および５２に
接続されている。別々の下位アドレス・バス５０
および５２により、上位アドレス・バス４８によ
つて決定される同一周辺部の異なる部分が別々の
アレイ・チツプ２８から第１のレジスタ３８に転
送される。 １から16まで番号をつけた16ビツトの情報が２
つのアレイ・チツプ２８内のそれぞれのブロツク
に記憶される場合を考える。２つのメモリ・アレ
イ・チツプ２８があり、各ブロツクがそれぞれ16
ビツトを含むとすると、２つのチツプは０からＭ
まで番号をつけた各ブロツクを記憶できる。各チ
ツプは、そのチツプ上の各アドレス毎に４つのデ
ータ出力を有する。要求されたブロツク転送が、
１から４まで番号をつけた位置のうちのいずれか
の位置から始まる場合、アレイ・チツプ２８から
第１のレジスタ３８への転送は、次の順序にな
る。最初の取出しで、ビツト１ないし４が第１の
アレイ・チツプ２８から転送され、ビツト５ない
し８が第２のアレイ・チツプ２８から転送され
る。次にビツト選択信号４４が最初のアドレス
１，２，３または４から始めて第１のレジスタ３
８からこれらのビツトを順序選択し始め、次に残
りのビツトに進む。 順序選択のある時点で、第１のレジスタ３８内
のビツトが第２のレジスタ４０に転送される。こ
の転送が、レジスタ読取り速度周期tNで出力線４
６にビツトを順次直列転送する操作を割り込む必
要はない。その後で、ビツト選択信号は第２のレ
ジスタ４０からビツトを選択し、ビツト８を含む
残りのビツトの読取りを完了する。 第２のレジスタ４０からの逐次読取り中に、第
２の転送で同様にビツト９ないし16が並列に第１
のレジスタ３８に転送される。この順序は、第２
の転送の前にレジスタ３８からもつと多くのビツ
トが読取られる点を除いて、従来技術とは著しい
相異はない。すなわち、同じ下位アドレスがアレ
イ・チツプ２８の両方に印加される。 しかし、ブロツク転送の開始点がビツト５ない
し８のうちのいずれかから始まる場合は、状況は
幾分異なる。第２のアレイ・チツプに接続された
下位アドレス・バスは、ビツト５ないし８を第１
のレジスタ３８に転送させる。一方、第１のチツ
プに印加された異なる下位アドレスが、最初の取
出しでビツト９ないし12を第１のレジスタ３８に
転送させる。次にビツト選択信号は示された開始
ビツト５，６，７または８からその順序づけを開
始し、次にビツト５ないし12を選択する。ビツト
９ないし12の逐次読取り中に、第１のレジスタ３
８の内容が第２のレジスタ４０に転送される。次
に、ビツト12の読取り完了前に、下位アドレス・
バスを変更した第２の転送が、ビツト12ないし16
と１ないし４を第１のレジスタ３８に転送させ
る。ブロツク全体を読み取らなければならないの
で、ビツト１ないし４が転送され、したがつて循
環が必要となる。ビツト選択信号は最初の取出し
で中止した連続シーケンス中の同じ点から、第２
の転送からの第１のレジスタ３８中のビツトの選
択を継続する。レジスタ３８および４０からのこ
のインタリーブ読取りにより、チツプ読取り速度
周期tCがレジスタ読取り速度周期tNの５倍にすぎ
ない場合、ギヤツプ時間の発生が防止される。 第１図の回路はECCワードについて72組必要
になるが、RAS線３２、CAS線３４、アドレ
ス・バス４８，５０および５２、レジスタ転送線
４２およびビツト選択線４４は重複した回路に共
通であることに留意すべきである。またＭ＋１よ
り多いブロツクが必要な場合、それより上位のブ
ロツク番号およびアドレスを周知の方法で他のチ
ツプ上で継続することができる。 本発明の上記の説明は幾分機能的なものであ
り、本発明を実施するための回路についてもつと
完全に説明するには、メモリ構成のさらに具体的
な例が必要である。２つのチツプ２８内のビツト
は、アドレスAA＝AL……A5，A4，A3，A2，
A1，A0によつて別々にアドレス可能である。ア
ドレス・ビツトA0は最下位ビツトである。２つ
の下位アドレス・ビツトA1，A0は、チツプの４
つのデータ出力をアドレスする。３つの下位アド
レス・ビツトA2，A1，A0は、８ビツトのレジス
タ３８と４０のうちのどちらかのレジスタ中のビ
ツトをアドレスする。したがつて、下位から３番
目のアドレス・ビツトA2は２つのアレイ・チツ
プ２８の一方を識別する。４つの下位アドレス・
ビツトA3，A2，A1，A0は、ブロツク内のすべて
のビツトをアドレスする。上位アドレス・ビツト
AL……A5，A4は、個別のブロツクをアドレスす
る。下位４番目のアドレス・ビツトA3は、上位
アドレス・ビツトAL……A5，A4によつてブロツ
クに対する２つのチツプ・アドレスのどちらかが
選択されたかを決定する。 したがつて第１図に示す上位アドレス・バス４
８は、上位アドレス・ビツトAL……A5，A4を運
ぶことが分かる。２本の下位アドレス・バス５０
ないし５２は、下位４番目のビツトA3に対応す
るビツトを運ぶ。しかし、下位４番目のアドレ
ス・ビツトは、２本の下位アドレス・バス５０な
いし５２上で異なることがあり得る。これらの部
分的に異なる２つのビツトを、それぞれA′3およ
びA″3として識別することにする。ビツト選択信
号は、３つのアドレス・ビツトA2，A1，A0＋２
つのレジスタ３８および４０の一方を表わす信号
から導かれるはずである。これらのアドレス・ビ
ツトがどのように印加されるかについては、後段
で説明する。 本発明におけるメモリ構成を次に示す。すなわ
ち、
【表】
‥ ９ 10 11 12 13 14
15 16 ３
‥ ‥
‥ ‥
‥ ‥
‥ ‥
‥ ‥
‥ ‥
‥ １ ２ ３ ４ ５ ６
７ ８ P−1
／
ブロツクM
＼
９ 10 11 12 13 14
15 16 P
必要なアドレツシング信号をもたらす回路を次
に説明する。使用システムは、目的アドレス即ち
開始アドレスAA＝AL……A5，A4，A3，A2，
A1，A0を第２図に示す目的アドレス・レジスタ
５４にロードする。この目的アドレスは、所期ブ
ロツク内の最初のアドレスであり、またブロツク
自体をアドレスする。上位アドレス・ビツトAL
……A5，A4は、両方のアレイ・チツプ２８に共
通アドレスを与える上位アドレス・バス４８に置
かれる。３つの下位ビツトA2，A1，A0は３本の
線５６に置かれ、後で詳述するレジスタ目的アド
レスを形成する。ビツトA3，A2はアレイ・チツ
プ２８のインターリーブ読取り、したがつて下位
アドレス・バス５０および５２上を伝えられるア
ドレス・ビツトA′3，A″3の値を決定する。メモ
リ・ブロツクおよびアレイ・チツプ２８の数の本
構成では、下位アドレス・バス５０および５２は
それぞれ単一のアドレス線から構成できる。 発生しなければならない２つのアドレス・ビツ
トA′3，A″3の値は、次の表で与えられる。
15 16 ３
‥ ‥
‥ ‥
‥ ‥
‥ ‥
‥ ‥
‥ ‥
‥ １ ２ ３ ４ ５ ６
７ ８ P−1
／
ブロツクM
＼
９ 10 11 12 13 14
15 16 P
必要なアドレツシング信号をもたらす回路を次
に説明する。使用システムは、目的アドレス即ち
開始アドレスAA＝AL……A5，A4，A3，A2，
A1，A0を第２図に示す目的アドレス・レジスタ
５４にロードする。この目的アドレスは、所期ブ
ロツク内の最初のアドレスであり、またブロツク
自体をアドレスする。上位アドレス・ビツトAL
……A5，A4は、両方のアレイ・チツプ２８に共
通アドレスを与える上位アドレス・バス４８に置
かれる。３つの下位ビツトA2，A1，A0は３本の
線５６に置かれ、後で詳述するレジスタ目的アド
レスを形成する。ビツトA3，A2はアレイ・チツ
プ２８のインターリーブ読取り、したがつて下位
アドレス・バス５０および５２上を伝えられるア
ドレス・ビツトA′3，A″3の値を決定する。メモ
リ・ブロツクおよびアレイ・チツプ２８の数の本
構成では、下位アドレス・バス５０および５２は
それぞれ単一のアドレス線から構成できる。 発生しなければならない２つのアドレス・ビツ
トA′3，A″3の値は、次の表で与えられる。
【表】
目的ビツトは第１列に示される。これはブロツ
ク内の最初のアドレスであり、最下位の４つのア
ドレス・ビツトA3，A2，A1，A0に対応する。ア
ドレス・ビツトA3およびA2は次の２列に含まれ
る。これらの値に応じて、第１の転送に対するア
ドレス・ビツトA′3およびA″3は続く次の２列で
与えられ、第２の転送に対するアドレス・ビツト
は最後の２列で与えられる。アドレス・ビツト
A′3およびA″3の値は、第１の転送と第２の転送
の間に補数化される。再び第２図を参照すると、
第１の転送選択線５８と第２の転送選択線６０
は、アレイチツプ２８に対するアクセス時に交互
に変化する相補信号を運び、そのアクセスが第１
の転送であるか、それとも第２の転送であるかを
示す。第２のチツプに対するアドレス・ビツト
A″3の値は第１の転送におけるアドレス・ビツト
A3の値であり、かつ第２の転送におけるその補
数である。これは、インバータ６２を使つて、ア
ドレス・ビツトA3の真値および補数値が、それ
ぞれANDゲートに導かれるようにすることによ
つて達成される。これらのANDゲートの出力は、
AND／OR回路６４のORゲートで結合される。
ANDゲートの他の入力は、第１および第２の転
送選択線５８および６０によつて制御される。
AND／OR回路６４の出力は、第２のチツプに対
する下位アドレス・バス５２に接続されており、
信号A″3を運ぶ。 第１のチツプに対するアドレス・ビツトA′3に
ついては、排他的ORゲート６６中でのアドレ
ス・ビツトA3およびA2が比較される。これは、
インバータ６８とAND／OR回路７０からなる同
様な構成への入力である。AND／OR回路７０の
出力は、第１のチツプに対する下位アドレス・バ
ス５０に接続されており、アドレス・ビツトA′3
を運ぶ。第２図の回路は、上記の表の要件に合致
する。 ２つのレジスタ３８および４０は、第３図の回
路によつて与えられる。第３図は第１図に示した
８ビツトのうち１ビツトのみを示す。実際には、
IBM社製造の多くのメモリ製品では、第３図の
回路がアレイ・チツプ２８内に含まれている。こ
の構造はLSSD（レベル感知走査設計）ラツチと
呼ばれ、論理チツプのテスト用に使われる。第３
図は、単一ビツトの場合に、非緩衝出力ビツトが
出力線３６上をクロツク入力線７４上のクロツク
信号Ａによつて制御される第１のラツチへ導かれ
ることを示したものである。第１のラツチ７２の
ラツチ出力は、AND／OR回路７６と、もう１本
のクロツク入力線８０上のクツク信号Ｂによつて
制御される第２のクラツチ７８の両方に導かれ
る。２つのクロツク信号の形を第４図に示す。ク
ロツク・パルスＡが最初に発生したとき、第１の
ラツチ７２への第１の転送が行われる。その後、
クロツク信号Ｂに対するパルスが、第１のラツチ
７２の内容を第２のラツチ７８中にもラツチさせ
る。その後、クロツク信号Ａに対する第２のパル
スが、第１のラツチ７２への第２の転送を起こさ
せる。その時点で、１つのブロツクに対するアレ
イ・チツプ２８の読取りは完了し、すべてのデー
タが２つのラツチ７２および７８で使用可能であ
る。 しかし、第１のラツチ７２は、第１のクロツ
ク・パルスＡの発生直後に読取ることができる。
ゲート経路選択線８２上の制御信号が、２つのラ
ツチ７２および７８のどちらが読取られているか
を決定する。第１のクロツク・パルスＡの後で
は、この制御信号は真である。制御信号は、クロ
ツク・パルスＢの発生によつてもビツトの実際の
読取りによつても変更される。クロツク・パルス
Ｂが発生したときそのビツトが未だ読取られてい
ないと仮定すると、読取られていないデータが第
２のラツチ７８に転送され、したがつて、現在偽
である制御信号がインバータ８４によつて反転さ
れて第２のラツチ７８を選択する。一度第２のラ
ツチ７８内のデータが読取られると、それに続く
制御信号の変化によつて第１のラツチ７２の読取
りが再び可能になる。AND／OR回路７６の出力
は、第５図に示す選択機構８８への８つの入力の
１つである出力線８６に接続されている。ダブ
ル・レジスタ９０には、第３図の回路が８個存在
する。セレクタ８８は、単一ビツトの出力線４６
に接続するため８つの入力８６の１つを選択す
る。セレクタ８８は、プリセツト・カウンタ９２
のカウンタ出力によつて制御される。このカウン
タは、テキサス・インスツルメンツ（Texas
Instruments）製造のSN54ALS190型に類似のも
のとすることができる。カウンタ９２は、線５６
上のレジスタ目的アドレス・ビツトA2，A1，A0
のレジスタ目的アドレスによつてプリセツトされ
る。このプリセツトは、制御入力線９４にパルス
を与えることによつて制御される。一度カウンタ
９２がプリセツトされると、クロツク入力線９６
上のクロツク信号はレジスタ読取り速度toで動作
してカウンタ９２を循環式に増分し、セレクタ８
８に対する入力線８６の別々の１本を選択する。
カウンタ９２の上位出力は、ゲート経路選択線８
２上の制御信号を変更するために使用できる。 Ｆ 発明の効果 上述したように、本発明は、アレイ・チツプと
バツフアからの読取り速度が異なるために生じる
ギヤツプ時間という欠点がない。支援回路は比較
的簡単であり、その多くはECCワード内の72ビ
ツトすべてによつて共用できる。それにより、ブ
ロツク転送用に複数出力のメモリ・アレイが使用
できるようになる。個々のチツプを各複数ビツト
毎に付勢する必要がないため、複数出力メモリ・
アレイの消費電力が減る。この電力減少により、
メモリ・アクセスに関連する電力サージも減少す
る。ブロツク内で複数出力を使用すると、エラー
訂正能力に影響を及ぼすことなく、ECCワード
の72ビツトを異なるメモリ・チツプ間に分散させ
ることができる。また単一ビツト出力を供給する
複数出力チツプの使用により、配線効率が向上す
る。
ク内の最初のアドレスであり、最下位の４つのア
ドレス・ビツトA3，A2，A1，A0に対応する。ア
ドレス・ビツトA3およびA2は次の２列に含まれ
る。これらの値に応じて、第１の転送に対するア
ドレス・ビツトA′3およびA″3は続く次の２列で
与えられ、第２の転送に対するアドレス・ビツト
は最後の２列で与えられる。アドレス・ビツト
A′3およびA″3の値は、第１の転送と第２の転送
の間に補数化される。再び第２図を参照すると、
第１の転送選択線５８と第２の転送選択線６０
は、アレイチツプ２８に対するアクセス時に交互
に変化する相補信号を運び、そのアクセスが第１
の転送であるか、それとも第２の転送であるかを
示す。第２のチツプに対するアドレス・ビツト
A″3の値は第１の転送におけるアドレス・ビツト
A3の値であり、かつ第２の転送におけるその補
数である。これは、インバータ６２を使つて、ア
ドレス・ビツトA3の真値および補数値が、それ
ぞれANDゲートに導かれるようにすることによ
つて達成される。これらのANDゲートの出力は、
AND／OR回路６４のORゲートで結合される。
ANDゲートの他の入力は、第１および第２の転
送選択線５８および６０によつて制御される。
AND／OR回路６４の出力は、第２のチツプに対
する下位アドレス・バス５２に接続されており、
信号A″3を運ぶ。 第１のチツプに対するアドレス・ビツトA′3に
ついては、排他的ORゲート６６中でのアドレ
ス・ビツトA3およびA2が比較される。これは、
インバータ６８とAND／OR回路７０からなる同
様な構成への入力である。AND／OR回路７０の
出力は、第１のチツプに対する下位アドレス・バ
ス５０に接続されており、アドレス・ビツトA′3
を運ぶ。第２図の回路は、上記の表の要件に合致
する。 ２つのレジスタ３８および４０は、第３図の回
路によつて与えられる。第３図は第１図に示した
８ビツトのうち１ビツトのみを示す。実際には、
IBM社製造の多くのメモリ製品では、第３図の
回路がアレイ・チツプ２８内に含まれている。こ
の構造はLSSD（レベル感知走査設計）ラツチと
呼ばれ、論理チツプのテスト用に使われる。第３
図は、単一ビツトの場合に、非緩衝出力ビツトが
出力線３６上をクロツク入力線７４上のクロツク
信号Ａによつて制御される第１のラツチへ導かれ
ることを示したものである。第１のラツチ７２の
ラツチ出力は、AND／OR回路７６と、もう１本
のクロツク入力線８０上のクツク信号Ｂによつて
制御される第２のクラツチ７８の両方に導かれ
る。２つのクロツク信号の形を第４図に示す。ク
ロツク・パルスＡが最初に発生したとき、第１の
ラツチ７２への第１の転送が行われる。その後、
クロツク信号Ｂに対するパルスが、第１のラツチ
７２の内容を第２のラツチ７８中にもラツチさせ
る。その後、クロツク信号Ａに対する第２のパル
スが、第１のラツチ７２への第２の転送を起こさ
せる。その時点で、１つのブロツクに対するアレ
イ・チツプ２８の読取りは完了し、すべてのデー
タが２つのラツチ７２および７８で使用可能であ
る。 しかし、第１のラツチ７２は、第１のクロツ
ク・パルスＡの発生直後に読取ることができる。
ゲート経路選択線８２上の制御信号が、２つのラ
ツチ７２および７８のどちらが読取られているか
を決定する。第１のクロツク・パルスＡの後で
は、この制御信号は真である。制御信号は、クロ
ツク・パルスＢの発生によつてもビツトの実際の
読取りによつても変更される。クロツク・パルス
Ｂが発生したときそのビツトが未だ読取られてい
ないと仮定すると、読取られていないデータが第
２のラツチ７８に転送され、したがつて、現在偽
である制御信号がインバータ８４によつて反転さ
れて第２のラツチ７８を選択する。一度第２のラ
ツチ７８内のデータが読取られると、それに続く
制御信号の変化によつて第１のラツチ７２の読取
りが再び可能になる。AND／OR回路７６の出力
は、第５図に示す選択機構８８への８つの入力の
１つである出力線８６に接続されている。ダブ
ル・レジスタ９０には、第３図の回路が８個存在
する。セレクタ８８は、単一ビツトの出力線４６
に接続するため８つの入力８６の１つを選択す
る。セレクタ８８は、プリセツト・カウンタ９２
のカウンタ出力によつて制御される。このカウン
タは、テキサス・インスツルメンツ（Texas
Instruments）製造のSN54ALS190型に類似のも
のとすることができる。カウンタ９２は、線５６
上のレジスタ目的アドレス・ビツトA2，A1，A0
のレジスタ目的アドレスによつてプリセツトされ
る。このプリセツトは、制御入力線９４にパルス
を与えることによつて制御される。一度カウンタ
９２がプリセツトされると、クロツク入力線９６
上のクロツク信号はレジスタ読取り速度toで動作
してカウンタ９２を循環式に増分し、セレクタ８
８に対する入力線８６の別々の１本を選択する。
カウンタ９２の上位出力は、ゲート経路選択線８
２上の制御信号を変更するために使用できる。 Ｆ 発明の効果 上述したように、本発明は、アレイ・チツプと
バツフアからの読取り速度が異なるために生じる
ギヤツプ時間という欠点がない。支援回路は比較
的簡単であり、その多くはECCワード内の72ビ
ツトすべてによつて共用できる。それにより、ブ
ロツク転送用に複数出力のメモリ・アレイが使用
できるようになる。個々のチツプを各複数ビツト
毎に付勢する必要がないため、複数出力メモリ・
アレイの消費電力が減る。この電力減少により、
メモリ・アクセスに関連する電力サージも減少す
る。ブロツク内で複数出力を使用すると、エラー
訂正能力に影響を及ぼすことなく、ECCワード
の72ビツトを異なるメモリ・チツプ間に分散させ
ることができる。また単一ビツト出力を供給する
複数出力チツプの使用により、配線効率が向上す
る。
第１図は、本発明の記憶システムのブロツク
図、第２図は、第１図のためのアドレツシング制
御のブロツク図、第３図は、第１図の２個のレジ
スタの実施例のブロツク図、第４図は、第３図の
回路の動作のタイミングを示す説明図、第５図
は、第１図の直列個部分のブロツク図、第６図
は、コンピユータ・システムのブロツク図、第７
図は、ブロツク転送用に使用される１ビツト・メ
モリ・チツプの説明図、第８図は、従来技術のブ
ロツク転送メモリ・システムのブロツク図、第９
図は、ブロツク転送用に使用される複数ビツト・
メモリ・チツプの説明図、第１０および第１１図
は、ギヤツプ時間とブロツク転送の開始ドレスと
の関係を示す説明図である。 ２８……アレイ・チツプ、３８，４０……レジ
スタ。
図、第２図は、第１図のためのアドレツシング制
御のブロツク図、第３図は、第１図の２個のレジ
スタの実施例のブロツク図、第４図は、第３図の
回路の動作のタイミングを示す説明図、第５図
は、第１図の直列個部分のブロツク図、第６図
は、コンピユータ・システムのブロツク図、第７
図は、ブロツク転送用に使用される１ビツト・メ
モリ・チツプの説明図、第８図は、従来技術のブ
ロツク転送メモリ・システムのブロツク図、第９
図は、ブロツク転送用に使用される複数ビツト・
メモリ・チツプの説明図、第１０および第１１図
は、ギヤツプ時間とブロツク転送の開始ドレスと
の関係を示す説明図である。 ２８……アレイ・チツプ、３８，４０……レジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 個別にアクセスされる少なくとも１対の第１
および第２のマルチビツト・チツプから成るメモ
リ・アレイをＮ個並設してＮビツト長ワードのメ
モリを構成し、ブロツク転送のための各データ・
ブロツクを、マルチビツト数に相当するワード数
のＮビツト長ワード（マルチワードと呼ぶ）単位
で、両チツプ間に交互に順序をなして複数行
（列）に亘つて貯蔵しておき、両チツプから同時
に読出された２マルチワードを並列に入力すると
共にワード単位で出力する２マルチワード長の出
力レジスタを設け、ブロツク転送のための任意の
開始アドレスに応答して複数回のメモリ・アクセ
ス・サイクルを所定の時間間隔で開始させ、各メ
モリ・アクセス・サイクルにおいては各チツプ内
の複数行（列）のマルチワードの中から順番に各
マルチワードを並列に出力レジスタに読出して転
送し、最終メモリ・アクセス・サイクルの終了ま
でに１ブロツク長の全ワードの直列転送を完了さ
せるためのブロツク転送制御手段を設けたランダ
ム・アクセス・メモリであつて、 上記ブロツク転送制御手段は、上記開始アドレ
スのうち、各チツプを識別するビツトと、マルチ
ワードのチツプ内の行（列）アドレスを表わすビ
ツトとを、メモリ・アクセス・サイクルの回数を
表わす信号に、論理的に組合わせて実際にアクセ
スされるマルチワードのチツプ内の行（列）アド
レスを各チツプに対して発生する論理的回路を含
んでおり、 上記出力レジスタは、レジスタ転送信号の下に
その内容を並列に入力するように縦続接続された
第２の出力レジスタと、これらの両出力レジスタ
のうち選択された一方のレジスタにおいてビツト
選択信号により指定された位置のワードから順次
にワード単位で直列に転送させるための選択手段
ととを含む事を特徴とするランダム・アクセス・
メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/791,833 US4796222A (en) | 1985-10-28 | 1985-10-28 | Memory structure for nonsequential storage of block bytes in multi-bit chips |
| US791833 | 1985-10-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102497A JPS62102497A (ja) | 1987-05-12 |
| JPH0531176B2 true JPH0531176B2 (ja) | 1993-05-11 |
Family
ID=25154925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214229A Granted JPS62102497A (ja) | 1985-10-28 | 1986-09-12 | ランダム・アクセス・メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796222A (ja) |
| EP (1) | EP0220535A3 (ja) |
| JP (1) | JPS62102497A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992979A (en) * | 1985-10-28 | 1991-02-12 | International Business Machines Corporation | Memory structure for nonsequential storage of block bytes in multi bit chips |
| US5274596A (en) * | 1987-09-16 | 1993-12-28 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks |
| EP0317666B1 (en) * | 1987-11-23 | 1992-02-19 | Koninklijke Philips Electronics N.V. | Fast operating static ram memory with high storage capacity |
| US4912631A (en) * | 1987-12-16 | 1990-03-27 | Intel Corporation | Burst mode cache with wrap-around fill |
| JPH01226057A (ja) * | 1988-03-07 | 1989-09-08 | Toshiba Corp | データエラー検出方法 |
| US5109485A (en) * | 1988-08-30 | 1992-04-28 | Ncr Corporation | Method for transferring data between memories |
| US4993028A (en) * | 1988-09-07 | 1991-02-12 | Thinking Machines Corporation | Error detection and correction coding |
| JP2993671B2 (ja) * | 1989-01-07 | 1999-12-20 | 三菱電機株式会社 | 半導体記憶装置 |
| US5278967A (en) * | 1990-08-31 | 1994-01-11 | International Business Machines Corporation | System for providing gapless data transfer from page-mode dynamic random access memories |
| EP0473804A1 (en) * | 1990-09-03 | 1992-03-11 | International Business Machines Corporation | Alignment of line elements for memory to cache data transfer |
| US5195097A (en) * | 1990-10-19 | 1993-03-16 | International Business Machines Corporation | High speed tester |
| JP3096362B2 (ja) * | 1992-10-26 | 2000-10-10 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| EP0700050A3 (en) * | 1994-08-17 | 1997-07-23 | Oak Technology Inc | Multi-page storage |
| US6005811A (en) * | 1994-08-17 | 1999-12-21 | Oak Technology, Incorporated | Method for operating a memory |
| AU1634600A (en) * | 1998-12-30 | 2000-07-24 | Intel Corporation | Memory array organization |
| TW200423139A (en) * | 2003-04-22 | 2004-11-01 | Via Tech Inc | Control circuit and method capable of testing high memory address |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
| JPS5962959A (ja) * | 1982-10-04 | 1984-04-10 | Mitsubishi Electric Corp | 記憶装置 |
| JPS607678A (ja) * | 1983-06-25 | 1985-01-16 | Fujitsu Ltd | メモリ構成方式 |
| JPS6043742A (ja) * | 1983-08-19 | 1985-03-08 | Toshiba Corp | 可変長デ−タ読出し回路 |
| JPS6097454A (ja) * | 1983-11-01 | 1985-05-31 | Nec Corp | デ−タ処理装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL95536C (ja) * | 1950-11-08 | |||
| US3064080A (en) * | 1959-02-19 | 1962-11-13 | Bell Telephone Labor Inc | Transmission system-selection by permutation of parity checks |
| US3331061A (en) * | 1963-11-27 | 1967-07-11 | Ibm | Drive-sense arrangement for data storage unit |
| US3685020A (en) * | 1970-05-25 | 1972-08-15 | Cogar Corp | Compound and multilevel memories |
| US3895360A (en) * | 1974-01-29 | 1975-07-15 | Westinghouse Electric Corp | Block oriented random access memory |
| US4450538A (en) * | 1978-12-23 | 1984-05-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Address accessed memory device having parallel to serial conversion |
| US4467443A (en) * | 1979-07-30 | 1984-08-21 | Burroughs Corporation | Bit addressable variable length memory system |
| DE3015125A1 (de) * | 1980-04-19 | 1981-10-22 | Ibm Deutschland Gmbh, 7000 Stuttgart | Einrichtung zur speicherung und darstellung graphischer information |
| JPS58149548A (ja) * | 1982-03-02 | 1983-09-05 | Hitachi Ltd | メモリ制御方式 |
| DE3374462D1 (en) * | 1982-07-21 | 1987-12-17 | Marconi Avionics | Multi-dimensional-access memory system |
-
1985
- 1985-10-28 US US06/791,833 patent/US4796222A/en not_active Expired - Fee Related
-
1986
- 1986-09-12 JP JP61214229A patent/JPS62102497A/ja active Granted
- 1986-10-03 EP EP86113662A patent/EP0220535A3/en not_active Ceased
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
| JPS5962959A (ja) * | 1982-10-04 | 1984-04-10 | Mitsubishi Electric Corp | 記憶装置 |
| JPS607678A (ja) * | 1983-06-25 | 1985-01-16 | Fujitsu Ltd | メモリ構成方式 |
| JPS6043742A (ja) * | 1983-08-19 | 1985-03-08 | Toshiba Corp | 可変長デ−タ読出し回路 |
| JPS6097454A (ja) * | 1983-11-01 | 1985-05-31 | Nec Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0220535A2 (en) | 1987-05-06 |
| EP0220535A3 (en) | 1989-09-13 |
| US4796222A (en) | 1989-01-03 |
| JPS62102497A (ja) | 1987-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0263924B1 (en) | On-chip bit reordering structure | |
| US5390149A (en) | System including a data processor, a synchronous dram, a peripheral device, and a system clock | |
| JP2740063B2 (ja) | 半導体記憶装置 | |
| US5261068A (en) | Dual path memory retrieval system for an interleaved dynamic RAM memory unit | |
| US5184325A (en) | Dynamic associative memory with logic-in-refresh | |
| US4751671A (en) | Size configurable data storage system | |
| US5715211A (en) | Synchronous dynamic random access memory | |
| JPH0531176B2 (ja) | ||
| JPH059872B2 (ja) | ||
| EP0174845B1 (en) | Semiconductor memory device | |
| JPH0236417A (ja) | ファーストインファーストアウト型半導体メモリ | |
| US4718039A (en) | Intermediate memory array with a parallel port and a buffered serial port | |
| US5115411A (en) | Dual port memory system | |
| JP2614493B2 (ja) | メモリ制御装置とメモリアレイの間の複数のアレイ制御信号線をプログラミングする装置 | |
| US4992979A (en) | Memory structure for nonsequential storage of block bytes in multi bit chips | |
| KR930004669B1 (ko) | 시리얼 액세스 메모리로 이루어진 반도체 기억장치 | |
| JPH04219841A (ja) | ランダム・アクセス・メモリ装置 | |
| US5201058A (en) | Control system for transferring vector data without waiting for transfer end of the previous vector data | |
| EP0057096A2 (en) | Information processing unit | |
| JPH0438014B2 (ja) | ||
| US5077692A (en) | Information storage device with batch select capability | |
| US5524226A (en) | Register file system for microcomputer including a decoding system for concurrently activating source and destination word lines | |
| US5276846A (en) | Fast access memory structure | |
| JPH058518B2 (ja) | ||
| US5579484A (en) | System for performing fast data accessing in multiply/accumulate operations while using a VRAM |