JP2614493B2

JP2614493B2 - メモリ制御装置とメモリアレイの間の複数のアレイ制御信号線をプログラミングする装置

Info

Publication number: JP2614493B2
Application number: JP63148420A
Authority: JP
Inventors: アテイク・バジャ; ロバート・ドユゼット; エム・ヴイツタル・キニ; ケント・メイソン; マーク・エス・マイアース; サニイル・シエノイ
Original assignee: インテル・コーポレーシヨン
Priority date: 1987-06-18
Filing date: 1988-06-17
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: GB2205979B; GB2205979A; US4785428A; JPH01260693A; GB8811118D0

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ処理装置に関するものであり、更に詳
しくいえばメモリ制御装置とメモリアレイの間の信号線
をプログラミングする装置に関するものである。

〔従来の技術〕

今日のダイナミツク・ランダムアクセスメモリは（た
とえばDRAM）はメモリ制御装置（MCU）により制御され
る。それらのMCUは、アレイを動作させることができる
種々の固定された速さを設けることにより、種々のアレ
イの速やを、各速さについて指定されている適切なアレ
イ制御信号タイミングに一致させる。従来のメモリ制御
装置は持続時間が異なる僅かに２種類または３種類の固
体されたタイミングを供給するだけで、製作者ごとに異
なるDRAM制御信号タイミングを取扱うことができるとい
う融通性に欠ける。

更に、持続時間が異なる２種類または３種類の固定さ
れたタイミングを設けると、信号タイミングの調節の精
密さがあまり粗すぎるために、多くの場合にメモリの性
能が低くなる結果となる。信号の移行をメモリサイクル
の一部まで精密調節できることが望ましい。

また、DRAM動作のためのある範囲のタイミング制御を
行うために任意のパターンの制御信号タイミングを発生
するメモリ制御装置を有することも望ましい。

制御信号タイミングのパターンはDRAM制御のために用
いられるから、高性能タイミングに合致させることを必
要とするいくつかの特殊な要求がある。多くの特殊な場
合にそれらのタイミングを取扱う代りに、それらをメモ
リ制御装置にできるだけ多くまとめることが望ましい。
それによつてランダム論理を減少し、設計の複雑さを小
さくする。

〔発明が解決しようとする課題〕

本発明の目的は、プログラム可能で、融通性があり、
メモリサイクルの一部まで精密調節でき、過度に複雑で
ないメモリアレイタイミングを得ることである。

〔発明の概要〕

要約すれば、上記目的は、メモリ制御装置とメモリア
レイの間の信号線をプログラミングする装置を得ること
により本発明に従つて達成される。この装置はプログラ
ムRAMを有する。このプログラムRAMはいくつか（ｍ個）
のタイミング順序（シーケンス）に分けられる。それら
のタイミング順序においては、その順序中にビツトが存
在することによりタイミング移行が定められる。前記RA
Mは部分サイクルインデツクスを格納するためのプログ
ラム可能な部分サイクルインデツクスレジスタも含む。
各インデツクスは、RAMにおいて指定されたタイミング
順序の１つに対応する。各インデツクスはいくつか（ｋ
個）のビツトを含む。それらのビツトの符号化が、その
中においてタイミング移行を生じさせるサイクルの特定
の部分分割を指定する。順序制御器がRAMの行を選択す
ることによりアレイを完全なアクセス全体にわたつて順
序づける。信号MUXが、中央順序づけ論理により知らせ
られた動作の種類に応じて、いくつかのメモリアレイ制
御線を選択する。

本発明は、使用者がメモリアレイのためのタイミング
図を描くことができ、それからそのタイミング図をプロ
グラムとしてプログラムRAMへ転送できるという利点を
有する。信号縁部の分解能をクロツクサイクルの一部と
することができるから、本発明の技術によりプログラム
を精密調節してメモリアレイを最適に順序づけできる。
これは、使用者が選択せねばならない２種類または３種
類のタイミングを供給するだけである従来のDRAM制御装
置の改良である。

〔実施例〕

以下、図面を参照して本発明を詳しく説明する。

まず、本発明が実施されているメモリ制御装置（MC
U）のブロツク図が示されている第１図を参照する。そ
のメモリ制御装置は、メモリ制御装置を外部のAPバス10
とインターフエイスするAPバス制御論理（AP BCL）９
と、メモリ制御装置に誤り報知機能を持たせる障害耐性
論理（FTL、すなわちFault Tolerant Logic）11とAPバ
スからアドレスを取つて物理的アレイ行のアドレスと物
理的アレイ行のアドレスを発生するアドレス発生論理
（AGL）12と、メモリ制御装置にプログラムされたタイ
ミング順序を基にしてデータをDRAMアレイ14へ送り、か
つそのDRAMアレイ14からデータを受けるデータ取扱い論
理（DML、すなわちData Manipulation Logic）13と、メ
モリ制御装置を通るデータに誤り修正符号を発生するEC
C発生論理（EGL）15と、プログラム可能なタイミングを
供給するアレイ制御論理（ACL）16と、上記の他の論理
装置により実行される全ての機能を統合する中央順序づ
け論理（CSL、すなわちCentral Sequencing Logic）17
との主なブロツクにより構成される。それらの論理装置
は、インテル（Intel）80286および80386において用い
られているクロツクのような２種類の重なり合わないク
ロツクフエーズ構成を有するクロツクにより駆動され
る。チツプ上では４種類のクロツクPH1,PH1I,PH2,PH2I
が分配される。クロツクPH1とPH2はデユーテイサイクル
が等しく、重なり合わないクロツクである。クロツクPH
1IとPH2IはクロツクPH1およびPH2に類似のPMOSであつ
て、それぞれクロツクPH1,PH2の正確に反転されたもの
である。

第２図にアレイ制御論理（ACL）16が詳しく示されて
いる。このアレイ制御論理はMCUとDRAMアレイ14の間の
パスにおける活動の順序づけを直接制御する。ACLの主
な機能はプログラム可能なタイミングの制御である。語
数と動作の種類が与えられれば、ACLは、アクセスが終
るまでプログラム可能なタイミングを用いてアレイバス
を指揮する。

駆動種類信号の波形が、RAM20に格納されている１つ
のビツト列により指定される。ストローブ型信号の波形
が、RAM20に格納されている２つのビツト列により指定
される。その２つのビツト列の一方のビツト列はストロ
ーブをセツトする時を示し、他方のビツト列はストロー
ブをリセツトする時を示す。セツトされたビツト列中の
１つのビツトが、リクエストの対応するクロツクサイク
ルにおいて信号をアサートすべきことを指示する。リセ
ツトされたビツト列中の１つのビツトが、リクエストの
対応するクロツクサイクルにおいて信号のアサートを解
除すべきことを指示する。セツトおよびリセツトのサイ
クルの一部への精密調節は、多ビツト部分サイクルイン
デツクスフイールドを伴う各ビツト列へ与えることによ
り行われる。以下の説明においては、２ビツトの４分の
１サイクルインデツクス（QCI）フイールドが用いられ
る。４分の１サイクルの境界に０から３までの番号がつ
けられる。ここに、０はクロツクサイクルの前縁部の後
の最初の４分の１サイクルに一致し、３はクロツクサイ
クルの境界に一致する。セツトされたビツト列またはリ
セツトされたビツト列中の１ビツトは、移行を行わせる
べきサイクルを示し、４分の１サイクルインデツクスフ
イールド符号化は、移行が行われるサイクルの正確な４
分の１を示す。

セツトされたビツト列またはリセツトされたビツト列
中の０ビツトは、移行を行わせるべきサイクルを示すた
めにも用いることができることが当業者にはわかるであ
ろう。また、ビツト列中のあるビツトをセツトすること
は１ビツトまたは０ビツトをセツトして、ピンを高い電
圧または低い電圧にアサートすることを含むことを理解
されるであろう。

更に、この明細書および特許請求の範囲は４分の１サ
イクルインデツクスを例としてのみ用いる。３ビツト以
上の符号化を行うことにより、サイクルの任意の部分を
使用できることが当業者には理解される。たとえば、部
分サイクルインデツクスフイールド中の３ビツトでは、
サイクルを８分の１に分解できる結果となる。その場合
には、サイクルの境界には０から７までの番号がつけら
れる。それらの番号のうち０はクロツクサイクルの前縁
部の後の最初の８分の１サイクルに一致し、７はクロツ
クサイクルの境界に一致する。

第５図は、同じセツトタイミング順序ビツト列とリセ
ツトタイミング順序ビツト列を有する種々の４分の１サ
イクルインデツクス（QC1）に対するプログラムされた
移行を示す一般的なタイミング順序である。この図は、
特定の列に対して何種類の部分サイクルを指定できるか
を示すものである。駆動型信号はセツトとリセツトをさ
れないから、ただ１つのビツト列、たとえばデータまた
はアドレスをピン上にイネブルするためにはただ１つの
ビツト列を要する。

第２図に示されているACL10は、順序制御器24と、プ
ログラムRAM20と、クロツクマネージメント28と、信号M
UX22と、RASバツフア30と、WEバツフア32と、DEバツフ
ア34と、CASバス36との論理装置で構成される。

＜順序制御器24＞順序制御器24は本質的には、RAMの53行の一部を横切
つて桁送りするカウンタである。各行はプログラムすべ
き全てのインターフエイス信号（プログラムRAMの35
列）の時間スライス（１クロツクサイクル）に一致す
る。順序制御器へ供給される信号はNEWREQ47と、NUMWOR
DS41と、EOS43と、SEQUENCE45と、RPYNOW51とである。
信号NEWREQは、このメモリ制御装置により要求が受けら
れたことを示すCSL17からの信号であり、ACLは、MCUが
要求を受ける用意ができた時にその要求に順序をつける
ことができる。NUMWORDSは、アクセスのために語１〜４
の最初の番号を指定するために符号化される２つのライ
ンで構成される。SEQUENCEは、順序制御器が要求を現在
処理していることを示し、EOSは、順序制御器が以前の
アクセスを終つたことを示す。RPYNOWは、APバスの読出
し応答パケツトの伝送を開始できるクロツクサイクルを
示す。

＜信号MUX22＞信号MUX22はOP信号入力49により制御される。そのOP
信号入力は、動作が読出しか、書込みか、リフレツシユ
であるかを指定するために符号化される。OP信号は３ビ
ツトを用いて単項（unary）符号化でき、または２ビツ
トを用い２進符号化できる。信号MUX22はRAM語の適切な
読出し入力／出力信号（列）と、適切な書込み入力／出
力信号（列）と、適切なリフレツシユ入力／出力信号
（列）を選択する。また、信号MUXは、はさみ込み（int
erleaving）およびバンク選択（BANKSEL）52に応じて、
CASA,CASBおよびメモリアドレスの実際の制御の間でFIR
STCAS、SECONDCAS、COL1DRVおよびCOL2DRVを切換える。
その意図するところは、全ての切換えが信号MUXにおい
て行われることである。信号MUXからの信号はそれぞれ
のピン制御器（PINCTL）30,32,34,36へ直接行く。

＜DRAMアレイインターフエイス＞ DRAMアレイ14は、たとえば、東芝製のTC51100 P 1Mb
DRAMで構成できる。

第２図を参照して、ACLとDRAM14の間のインターフエ
イス線は次の通りである。

RAS 行アレイ選択40 CAS A 列アレイ選択０ 46 CAS B 列アレイ選択１ 48 WE 書込みイネブル42 OE 出力イネブル44 第１図を参照して、AGL12とDRAM14の間のインターフ
エイス線は次の通りである。

MA メモリアドレス MD メモリデータ DRAMアレイピン制御器30〜36への下記の線は読出し／
書込みおよびリフレツシユのためにプログラム可能であ
る。

読出し SETFIRSTCAS RESETFIRSTCAS SETSECONDCAS RESETSECONDCAS SETFIRSTOE RESETFIRSTOE SETSECONDOE RESETSECONDOE SETRAS RESETRAS COL1DRV COL2DRV DATAIN （データがMCUにストローブされるサイクルを開始させるプログラム） RPYNOW EOS 書込み SETFIRSTCAS RESETFIRSTCAS SETSECONDCAS RESETSECONDCAS SETRAS RESETRAS COL1DRV COL2DRV DATAOUT （データがMCUから駆動されるサイクルのためのプログラム） MDDRVN （データのためのイネイブル出力ピン制御器） EOS リフレツシユ SETOE RESETOE SETCAS RESETCAS SETRAS RESETRAS EOS これは時間スライス当り35個のプログラム可能なビツ
トに達する。上記のビツトの意味は、下に説明するEOS
を除き、DRAM仕様シートから当業者は理解されるであろ
う。

＜順序の終り（EOS）ビツト＞各語カウント（1,2,3,4語）に対する読出しパターン
と書込みパターンはRAMにおいて別々に指定される。そ
のためのRAM内の語の数は、１語に対して約７、２個に
対して約11、３語に対して約15、および４語に対して約
19で、全部で約52語である。第１のプログラム可能なベ
クトルは全ての語カウントに共通である。しかし、以後
のベクトルは各語カウントごとに異なる。各時間スライ
スに対して読出しベクトルと、書込みベクトルと、リフ
レツシユベクトル中に１つの付加ビツト、すなわち、EO
S（順序の終り）がある。EOSは各語カウントパターンの
最後の時間スライスにおいて１にプログラムせねばなら
ない。これは、この時間スライスの後で、プログラム可
能なタイミングがそれぞれの不活動状態にする（全ての
セツトとリセツトが０で、アドレスビツトまたはデータ
ビツトのいずれも駆動されない、等）ことを示す。

信号MUX22は読出しベクトル／書込みベクトル／リフ
レツシユベクトルの間で切換え、順序の終りに全ての駆
動をターンオフし（EOSにより示されているように）、
はさみ込みのために論理−実際のCASおよび列スイツチ
ングを行う。内部タイミングの理由で、４語−カウント
プログラムのための符号化の最初のサイクルに対応する
最初のRAM語は同じでなければならない。シーケンスが
進行していない時は、順序制御器24はその最初のBAM語
を読出す。その最初のRAM語は全ての語カウントに対し
て共通である。これは第１の時間スライスベクトルを形
成する。第２の時間スライスベクトルを読出すことを必
要とする時までに（要求情報がB1データバスにあつたも
のに続くPH1において）、語カウント情報が存在し、正
確な第２のRAM語が読出される。次のサイクルにおい
て、順序制御器24はカウンタのように動作して、順序の
終りまで連続した順番の語を読出す。順序が終ると順序
制御器は共通語を読出すために戻る。

＜MDDRVEN＞ MCUが書込みアクセスを行つていない時は、メモリア
レイとの争いを避けるように、データビンは高インピー
ダンス状態に保たれる。書込みアクセス中はデータがデ
ータピンへ与えられる前にそれらのデータピンを左イン
ピーダンス状態から抜け出させる必要がある。高インピ
ーダンス状態に入つたり、高インピーダンス状態から抜
け出す移行動作はMDDRVENタイミング順序により制御さ
れる。データピンを高い値または低い値に駆動する必要
がある各サイクルに対して、対応する時間スライス中の
MDDRVENビツトを１にプログラムせねばならない。それ
とは逆に、データピンを高インピーダンス状態にする必
要がある全ての時間スライスにおいてMDDRVENを０にプ
ログラムしなければならない。書込みアクセス中はデー
タピンはMCUにより駆動されるだけであるから、MDDRVEN
ビツトはある時間スライスに対する書込みベクトルにの
み存在する。

＜RPYNOW＞アレイ制御信号のプログラミングおよびそれのアレイ
が構成されるDRAMの速さとに応じて、読出されたデータ
はあらゆるクロツクサイクルにおいてアレイから到達で
きないことがある。一方、読出されたデータを含んでい
る応答パケツトの伝送がAPバス10において開始される
と、APバスタイミングはあらゆるクロツクサイクルにお
いてデータ語の伝送を要する。アレイから来る読出され
たデータはMCUにおいて１列に並べられ、十分な読出さ
れたデータがその１列中に集められるとAPバス応答パケ
ツトの伝送を直ちに開始できる。しかし、タイミング順
序をプログラムできるから、APUバス読出し応答パケツ
トの伝送を開始するためにどのクロツクサイクルが適切
であることをMCUは知ることができない。

APバス読出し応答パケツトの伝送を開始できるクロツ
クサイクルをMCUに知らせるために、RPYNOWタイミング
順序は使用者がプログラムしなければならない。使用者
は順序中の１つの１ビツトをプログラムしてこのクロツ
クサイクルを示す。

＜クロツクマネージメント28QCIレジスタ＞クロツクマネージメント28は高速RAS回路（第３図に
詳しく示されている）と、４分の１サイクルインデツク
スクロツク選択回路とを含む。クロツク選択55は各ピン
制御ブロツク30〜36を駆動して、対応するQCIレジスタ
におけるプログラムされたエントリに従つて適切な４分
の１サイクルを選択する。

＜信号ピン制御器30〜36＞プログラム可能なタイミングにより影響を受ける信号
ピンは、RAS40、CASA46、CASB48、OE44、WE42、列アド
レス線、書込み中にAGL12により駆動されるデータ線、
および読出し中のDML1による入力データのローデイング
である。それらの信号のほとんどはプログラム可能なタ
イミングのみにより制御されるが、他のいくつかは他の
手段によつても制御される。

ピン制御論理は、クロツク選択55に対応して、セツト
型信号、リセツト型信号または駆動型信号をゲートする
ために用いられる適切な４分の１サイクルを選択する論
理を含む。

信号OEはBNKSELと多重化される。これを行うやり方
は、行アドレスが出た時にBNKSELに応じてOEがAGL13に
よりセツトまたはリセツトされることである。このAGL
のセツト／リセツトはNEWREQ47が活動状態にある時のみ
行われる。NEWREQが無くなつた後で（これは基本的には
BIDATAバス56の要求サイクルに続くサイクルのPH2にお
けるものである）、OEピン44がプログラム可能なタイミ
ングにより制御され、QCIがCASと全く同様に指示する。

＜高速RAS移行＞１つの制約は、RAS＃の前縁部がプログラム可能な順
序の0.5サイクル前のように早く開始できることであ
る。このことはプログラムRAM20の基本的な構成により
支配される。アクセスの種類についての情報は、要求が
BIDATAバス56にある時のサイクルのPH2まで利用できな
い。これは、それの中間においてRAS＃が活動状態にな
らなければならないサイクルのPH2と同じPH2である。

RASとWEのためのプログラミングは他の信号のプログ
ラミングに類似する。プログラム可能なタイミングがひ
とたび開始されると、順序が終るまでそれらの信号を制
御することはそのプログラム可能なタイミングの責任で
ある。とくに、順序が終つた時にプログラム可能なタイ
ミングはそれらの信号の活動を止めなければならない。
しかし、順序が始まるとそれらの信号を、プログラム可
能なタイミングが始まる時刻より早く移行させる必要が
ある。これは、クロツクマネージメントブロツク28に含
まれている論理（第３図）により行われる。FAST_RAS_H
IGHビツトがセツトされると（アンドゲート60への入
力）、任意の読出しアクセスまたは書込みアクセスが開
始された時に、NEWREQがアサートされるクロツクフエー
ズ２（PH2）の中間においてセツトされる。

FAST_RAS_LOWビツトがセツトされると（アンドゲート
62への入力）、任意の読出しアクセスまたは書込みアク
セスに対するクロツクフエーズ２（PH2）の中間におい
てRASがリセツトされる。高速RAS入力がオアゲート64と
66において正常なプログラム可能なタイミングと論理和
をとられる。RASバツフア68がオアゲート64からの信号
でセツトされ、オアゲート66からの信号でリセツトされ
る、RASバツフア68からの出力がRASパツド40を駆動す
る。この高速RAS線のためのタイミングが第４図に示さ
れている。

書込みイネイブルのために類似の回路（図示せず）が
用いられる。FAST_RAS_HIGHとFAST_RAS_LOWのセツトと
リセツトは書込みアクセスにおいてのみ行われる。

＜RASプリチヤージ＞最短のRASプリチヤージ時間がある。これは３ビツト
カウンタにより指定される。このレジスタにおける１の
位置は、最短のRASプリチヤージ時間がどれ位であるか
を示す。第４図のタイミング図を参照する。SEQUENCEが
活動しない状態になつた時にプリチヤージサイクルのカ
ウント動作が可能にされる。その理由は、これがRASの
後縁部にほぼ一致するからである。カウントが終ると、
PCHGOVERと呼ばれる信号がセツトされる。SEQUENCEが再
び高レベルになつた時にこの信号はリセツトされて、別
の順序が始つたことを示す。この時にカウンタが再びロ
ードされる。

＜プログラムRAM20＞ MCUのプログラム可能なタイミング順序がプログラムR
AMアレイ20に格納される。このアレイの35列が個々のタ
イミング順序に対応する。それらのタイミング順序の１
つまたは複数個を与えられた制御信号または信号群に加
えることができる。したがつて、このアレイ53の行の数
は４語カウントプログラムの最大長の和に等しい。ここ
で、第６図を参照する。このアレイの第１の行（レジス
タ80）はアクセスのクロツクサイクル１、またはRAMに
プログラムされている各タイミング順序ビツト列のビツ
トインデツクスに等しく対応する。同様に、最後の行
（レジスタ87）はクロツクサイクル８に対応し、あるい
は各タイミング順序ビツト列のビツトインデツクス８に
等しく対応するこのアレイの各行は、エージエント間通
信（IACすなわち、Interagent Communication）を用い
てMCU内のプログラム可能な順序レジスタとして外部か
らアドレスできる。

＜４分の１サイクルインデツクス（QCI）レジスタ＞第６図を参照する。プログラムRAMアレイに１組の２
ビツトフイールドのプログラム可能なレジスタ78が組合
わされる。このレジスタは４分の１サイクルインデツク
スレジスタである。あるいは、それらのレジスタは単値
符号化された３ビツトフイールドとすることができる。
QCIレジスタはRAM自体の一部とすることができ、または
クロツクマネージメント論理ブロック28内に設けられて
いる別々のプログラム可能なレジスタとすることができ
る。４分の１サイクルインデツクス（QCI）は読出し
（Ｒ）セツトと、書込み（Ｗ）セツトと、リフレツシユ
（Ｆ）セツトとに各１つ設けられる。各セツトは28ビツ
トを含む。これは、CASA、CASB、RAS、WEおよびOEのセ
ツトおよびリセツトのための２ビツトインデツクスと、
COL1DRV、COL2DRV、DATAOUTおよびDATAINのための２ビ
ツトインデツクスで構成される。

第６図に示すように、プログラムRAMの各列はプログ
ラム可能なビツト順序の１つに対応する。RAMの各行（8
0‥‥87）は語であり、クロツクサイクル（１‥‥８）
に対応する。したがつて、レジスタ80はクロツクサイク
ル１に対応し、レジスタ81はクロツクサイクル２に対応
する、等である。RAS＃のような、ある列中の任意に与
えられた順序に対して、１ビツトが適切な行71において
セツトされて希望の信号移行、与えられたサイクル76に
おけるセツト（Ｓ）またはリセツト（Ｒ）を与える。そ
れらのセツト順序とリセツト順序は各リフレツシユ
（Ｆ）動作、書込み（Ｗ）動作、および読出し（Ｒ）動
作に対して与えられる。各列に沿つて２ビツトの４分の
１サイクルインデツクスフイールドがある。そのフイー
ルドは前記４分の１サイクルインデツクスレジスタ78に
格納される。２ビツトフイールドは４つの４分の１サイ
クルを与える。３つのQCIレジスタの１つが選択され、
動作選択回路線OP（0:1）を用いてパツドへ駆動され
る。

QCIレジスタ中の各フイールドはプログラムRAM中の列
に１対１の対応を持ち、アレイのその列において指定さ
れたタイミング順序ビツト列に対するQCIに対応する。

本発明の好適な実施例においては、プログラムRAMへ
の４つのエントリイ点がある。図示を簡明にするため
に、それらのエントリイ点が１つだけ示されている。RA
Mのそれら４つの部分は使用者によりプログラムされ
て、それぞれ１語アクセス、２語アクセス、３語アクセ
スおよび４語アクセスのためにタイミング順序を与え
る。内部タイミングを完全にするために、サイクル１を
表すプログラム可能な順序レジスタ（すなわち、RAMの
最初の）がRAMの全部で４つの部分の間で共用される。
アレイのプログラミングに関する限りは、この最初のレ
ジスタは、RAMアレイの１語アクセスプログラム部分に
おいてのみアドレスとして利用できる。そのレジスタに
おけるプログラミングは２語タイミング順序、３語タイ
ミング順序、４語タイミング順序のサイクル１に対して
絶対に用いられる。

４語アクセスだけが全部で20サイクルのタイミング順
序長を潜在的に要求する。したがつて、１語アクセス、
２語アクセス、３語アクセスおよび４語アクセスのため
のプログラムRAMアレイがそれぞれ８行、11行、15行を
有する（すなわち、最大順序長はそれぞれ８クロツクサ
イクル、12クロツクサイクル、16クロツクサイクルであ
る。）２語プログラムRAMと３語プログラムRAMのための
クロツクサイクルの数は、１語タイミング順序ビツト列
の共用されている最初の語からのクロツクサイクルを含
む。４語アクセス順序ビツト列のためのプログラムRAM
は19行で構成され、20サイクルの最大４語順序長を与え
る。

プログラムRAMの４つの各部分は35ビツトの広さであ
る（すなわち、RAMの行に対応する各プログラム可能な
順序レジスタは35ビツトレジスタである）。このこと
は、RAMアレイの各４つの部分により35個のタイミング
順序が表されることを意味する。それらのタイミング順
序のうち、30個のタイミング順序が群にまとめられて読
出し動作、書込み動作、リフレツシユ動作に加えられ
る。残りの５個のタイミング順序は、順序が終つた時
と、読出し要求に応じて応答をAPバスで開始できる時を
指示するためにプログラマにより与えなければならない
「ハウスキーピング」順序である。一般的なMCUプログ
ラム可能な順序レジスタを以下に説明する。４つの各プ
ログラムRAMアレイの各行は次の書式（フオーマツト）
を有する。

第６図に示すように、プログラムRAMアレイの各行
（レジスタ80、レジスタ81、…）は、上記の一般的なプ
ログラム可能な順序レジスタにより表されるアドレス可
能なレジスタである。そのような各行すなわち各レジス
タはアクセス順序からの時間スライスを表す。上に示し
たレジスタはアクセスからのＮ番目の時間スライスであ
る。一般的なプログラム可能な順序レジスタは特定のタ
イミング順序ビツト列に属し、そのタイミング順序ビツ
ト列にプログラムされた信号順序中のＮ番目のビツト
（Ｎ番目のクロツクサイクル）である。

以下に示すのはレジスタ内で表されるタイミング順序
ビツト列の名称である。

ビツト０読出しに対するRAS SET順序ビツト１読出しに対するRAS RESET順序ビツト２書込みに対するRAS SET順序ビツト３書込みに対するRAS RESET順序ビツト４リフレツシユに対するRAS SET順序ビツト５リフレツシユに対するRAS RESET順序ビツト６読出しに対する第１のCAS SET順序ビツト７読出しに対する第１のCAS RESET順序ビツト８書込みに対する第１のCAS SET順序ビツト９書込みに対する第１のCAS RESET順序ビツト10 リフレツシユに対するCAS SET順序ビツト11 リフレツシユに対するCAS RESET順序ビツト12 読出しに対する第２のCAS SET順序ビツト13 読出しに対する第２のCAS RESET順序ビツト14 書込みに対する第２のCAS SET順序ビツト15 書込みに対する第２のCAS RESET順序ビツト16 読出しに対する順序の終り指示（この順序にはQCIは組合わされない）ビツト17 書込みに対する順序の終り指示（この順序にはQCIは組合わされない）ビツト18 リフレツシユに対する順序の終り指示（この順序にはQCIは組合わされない）ビツト19 読出しに対するバンク０列アドレスドライブ順序ビツト20 読出しに対するバンク１列アドレスドライブ順序ビツト21 書込みに対するバンク０列アドレスドライブ順序ビツト22 書込みに対するバンク１列アドレスドライブ順序ビツト23 読出しに対するOE1 SET順序ビツト24 読出しに対するOE2 RESET順序ビツト25 読出しに対するOE1 SET順序ビツト26 読出しに対するOE2 RESET順序ビツト27 WE SET順序（書込み中のみ適用可能）ビツト28 WE RESET順序（書込み中のみ適用可能）ビツト29 データ入力・ラツチタイミング順序ビツト30 応答送りタイミング順序（この順序にはQCI は組合わされない）ビツト31 データ出力駆動順序 QCIを要求する28個のタイミング順序があるから、QCI
レジスタにおいては全部で28個の２ビツトフイールドが
求められる。本発明の好適な実施例においては、それら
28個のQCIレジスタは３つのQCIレジスタ、すなわち、読
出しQCIレジスタと、書込みQCIレジスタと、リフレツシ
ユQCIレジスタ、との間に分配される。いいかえぬ、QCI
は読出し動作、書込み動作またはリフレツシユ動作に加
えられるようにしたがつて、QCIはレジスタ内で群にま
とめられる。

このレジスタ内の全てのフイールドは、上に示されて
いる各種の書込みアクセスタイミング順序に４分の１サ
イクルインデツクスを与える。

このレジスタ内の全てのフイールドは、上に示した各
種のリフレツシユアクセスタイミング順序に４分の１サ
イクルインデツクスを与える。

ここで、移行プログラミングの例が示されている第５
図を参照する。与えられた順序に対して、４分の１サイ
クルインデツクス（QCI）が変えられたとすると、移行
が起る４分の１サイクルはその変化に従つて変えられ
る。

この例におけるタイミング順序は同じままである、す
なわち、発生される移行が順序の第３サイクルで起る。
最大20サイクルまでプログラムできる。その値は、サポ
ートされる最も遅いDRAM（20MHzにおいて120ナノ秒）の
ための４語アクセスに対する最大アクセス長に対応す
る。

次に、１語動作に対する順序プログラムの例が示され
ている第６図を参照する。簡単にするために、プログラ
ムできる信号の全てはこの図には示してない。その図に
示されている実施例においては、信号は低レベルにアサ
ートされるから、セツト動作が高レベルから低レベルへ
の移行を行う。各制御信号に対して極性自体をプログラ
ムできる。これはクロツクマネージメント論理ブロツク
28により取扱われる。図の左から右へ示されている信号
線はデータ出力、今応答（RPYNOW）、データ入力、書込
みイネイブル（WE＃）、出力イネイブル（OE＃）、第２
の列アドレス（2COL）、第１の列アドレスストローブ
（1COL）、順序の終り（EOS）、第２の列アドレススト
ローブ（2nd CAS＃）、列アドレスストローブ（CAS）、
第１の列アドレスストローブ（1st CAS＃）、行アドレ
スストローブ（RAS＃）である。S/R線は、列がセツト順
序か、リセツト順序かを示す。REQ線は、列が読出し
（Ｒ）、書込み（Ｗ）またはリフレツシユ（Ｆ）を指す
かどうかを示す。QCI線は、それらの列に対応する読出
しQCIレジスタフイールド、書込みQCIレジスタフイール
ドおよびリフレツシユQCIレジスタフイールド内にプロ
グラムすべきそれぞれはQCIを示す。

レシスタアドレス80はクロツクサイクル１に対応す
る。サイクル１においては、４分の１サイクル３におい
てRAS信号（RAS＃）がREFRESH（Ｆ）に対してセツト
（Ｓ）される。リセツト（Ｒ）は、サイクル４における
４分の１サイクル３で起る（レジスタ83に対応する）。
したがつて、１ビツトと関連する４分の１サイクルイン
デツクスを丁度セツトすることにより、サイクルと、サ
イクル内の４分の１サイクルが指定される。

【図面の簡単な説明】

第１図は本発明が具体化されるメモリ制御装置の主な部
品を示すブロック図、第２図は第１図に示されているア
レイ制御論理のより詳しいブロツク図、第３図は高速行
アドレスストローブ（RAS）移行回路のブロツク図、第
４図はアレイ制御論理の全体のタイミング図内の第３図
に示されている高速RAS移行回路を示すタイミング図、
第５図は与えられたタイミング順序に対する種々の部分
サイクルインデツクスのためのプログラムされた移行を
示す一般的なタイミング図、第６図は順序プログラムが
内部に符号化されているプログラム可能な順序レジスタ
を表す。 12……アドレス発生論理、13……データ取扱い論理、14
……DRAMアレイ、15……ECC発生論理、16……アレイ制
御論理、17……中央順序づけ論理、20……DRAM、24……
順序制御器、30……RASバツフア、32……WEバツフア、3
4……DEバツフア、36……CASバツフア、78……プログラ
ム可能なレジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者エム・ヴイツタル・キニアメリカ合衆国 97229 オレゴン州・ポートランド・ノースウエストバートンストリート・14190 (72)発明者ケント・メイソンアメリカ合衆国 97229 オレゴン州・ポートランド・ノースウエストポーリナドライブ・19980 (72)発明者マーク・エス・マイアースアメリカ合衆国 97219 オレゴン州・ポートランド・サウスウエストバーリンガムストリート・7025 (72)発明者サニイル・シエノイアメリカ合衆国 97006 オレゴン州・ビーバートン・ノースウエストリンデルレーン・16212

Claims

(57)【特許請求の範囲】

【請求項１】ｍ列ｎ行に配列されたメモリ素子で構成さ
れるプログラムRAM（20）であつて、このプログラムRAM
（20）のｍ列はタイミング順序の数（ｍ）であり、タイ
ミング移行が前記タイミング順序中のビツトの存在によ
り定めることができ、前記プログラムRAM（20）のｎ行
はアドレス可能なレジスタの数（ｎ）であり、前記メモ
リアレイ（14）に対するプログラムされたアクセスの各
サイクルごとに１つのレジスタがあるような、プログラ
ムRAM（20）と、複数の部分サイクルインデツクスを格納するプログラム
可能な部分サイクルインデツクスレジスタ（28）と、前記RAMの前記行を順次選択することにより前記RAMを前
記メモリアレイサイクルを通じて順序づけるために前記
RAM（20）へ接続される順序制御手段（24）と、選択されたアレイ制御信号線のための前記タイミング順
序中の前記ビツトに応答して複数のアレイ制御信号線
（40〜48）の１本のアレイ制御信号線中の移行を選択
し、かつその移行を行わせるために前記RAM（20）の出
力端子へ接続される信号MUX手段（22）と、を備えることを特徴とするメモリ制御装置とメモリアレ
イ（14）の間の複数のアレイ制御信号線（40〜48）をプ
ログラミングする装置。
【請求項２】請求項１記載の装置において、前記RAMの前記ｍ列の初めの１つは、その初めの列中に
ビツトが存在するという条件で、特定のストローブ信号
タイミングに対するプログラム可能なセツトシーケンス
であり、前記RAMの前記ｍ列の２番目の列は、その２番目の列中
にビツトが存在するという条件で、特定のストローブ信
号タイミングに対するプログラム可能なリセツトシーケ
ンスである、ことを特徴とする装置。
【請求項３】請求項１記載の装置において、前記プログ
ラム可能な部分サイクルインデツクスレジスタ（QCT）
により指定される部分サイクルの境界は、０をクロツク
サイクルの前縁部の後の第１の部分サイクルに一致する
もの、ｐ−１をクロツクサイクルの境界に一致するもの
として、０からｐ−１まで番号がつけられることを特徴
とする装置。