JPH01260693A - メモリ制御装置とメモリアレイの間の複数のアレイ制御信号線をプログラミングする装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関するものであり、更に詳し
くいえはメモリ制御装置とメモリアレイの間の信号線を
プログラミングする装置に関するものである。

〔従来の技術〕

今日のダイナミック・ランダムアクセスメモリは（たと
えばＤＲＡＭ）はメモリ制御装置（ＭＣＵ）により制御
される。それらのＭＣＵは、アレイを動作させることが
できる種々の固定された速さを設けることによυ、種々
のアレイの速さを、各速さについて指定されている適切
なアレイ制御信号タイミングに一致させる。従来のメモ
リ制御装置は持続時間が異なる僅かに２種類または３程
類の固定されたタイミングを供給するだけで、製作者ご
とに異なるＤＲＡＭ制御信号タイミングを取扱うことが
できるという融通性に欠ける。

更に、持続時間が異なる２ｆｉ類または３株類の固定さ
れたタイミングを設けると、信号タイミングの調節の精
密さがあまシ粗すぎるために、多くの場合にメモリの性
能が低くなる結果となる。信号の移行をメモリサイクル
の一部まで精密調節できることが望ましい。

また、ＤＲＡＭ動作のためのある範囲のタイミング制御
を行うために任意のパターンの制御信号タイミングを発
生ずるメモリ制御装置を有することも望ましい。

制御信号タイミングのパターンはＤＲＡＭ制御のために
用いられるから、高性能タイミングに合致させることを
必要とするいくつかの特殊な要求がある。多くの特殊な
場合にそれらのタイミングを取扱う代シに、それらをメ
モリ制御装置にできるだけ多くまとめることが望ましい
。それによってランダム論理を減少し、設計の複雑さを
小さくする。

〔発明が解決しようとする課題〕

本発明の目的は、プログラム可能で、融通性がちシ、メ
モリサイクルの一部まで精密調節でき、過度に複雑で々
いメモリアレイタイミングを得ることである。

〔発明の概要〕

要約すれば、上記目的は、メモリ制御装置とメモリアレ
イの間の信号線をプログラミングする装置を得ることに
より本発明に従って達成される。

この装置はプログラムＲＡ　Ｍをイ〕する。このプログ
ラムＲＡＭはいくつか（ｍ個〕のタイミング順序（シー
ケンス）　に分けられる。それらのタイミング順序にお
いては、その順序中にビットが存在することによりタイ
ミング移行が定められる。

前記ＲＡＭは部分サイクルインデックスを格納スるだめ
のプログラム可能な部分サイクルインデックスレジスタ
も含む。各インデックスは、ＲＡＭにおいて指定された
タイミング順序の１つに対応する。各インデックスはい
くつか（ｋ個）のビットを含む。それらのビットの符号
化が、その中においてタイミング移行を生じさせるサイ
クルの特定の部分分割を指定する。順序制御器がＲＡＭ
の行を選択することによりアレイを完全なアクセス全体
にわたって順序づける。信号ＭＵＸが、中央順序づけ論
理により知らせられた動作の種類に応じて、いくつかの
メモリアレイ制御線を選択する。

本発明は、使用者がメモリアレイのためのタイミング図
を描くととができ、それからそのタイミング図をプログ
ラムとしてプログラムＲＡＭへ転送できるという利点を
有する。信号縁部の分解能をクロックサイクルの一部と
することができるから、本発明の技術によりブログラム
を精密調節してメモリアレイを最適に順序づけできる。

これは、使用者が選択せねばならない２種類または３種
類のタイミングを供給するだけである従来のＤＲＡＭ制
御装置の改良である。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

まず、本発明が実施されているメモリ制御装置（ＭＣＵ
）のブロック図が示されている第１図を参照する。その
メモリ制御装置は、メモリ制御装置を外部のＡＰババス
０とインターフェイスするりバス制御論理（ＡＰ　　Ｒ
ＣＬ）９と、メモリ制御装置に誤ｐ報知機能を持たせる
障害耐性論理（ＦＴＬ。

す彦わちＦａｕｌｔ　Ｔｏｌｅｒａｎｔ　Ｌｏｇｉｃ　
）　１１と、ＡＰババスらアドレスを取って物理的アレ
イ行のアドレスと物理的アレイ列のアドレスを発生する
アドレス発生論理（ＡＧＬ）１２と、メモリ制御装置に
プログラムされたタイミング順序を基にしてデータをＤ
ＲＡＭアレイ１４へ送９、かつそのＤＲＡＭアレイ１４
からデータを受けるデータ取扱い論理（ＤＭＬ、すなわ
ぢＤａｔａ　ＭａｎｉｐｕｌａｔｉｏｎＬｏｇｉｃ）１
３　と、メモリ制御装置を通るデータに誤υ修正符号を
発生するｇｃｃ発生論理（ＥＧＬ）１５と、プログラム
可能なタイミングを供給するアレイ制御論理（ＡＣＬ）
１６と、上記の他の論理装置により実行される全ての機
能を統合する中央順序づけ論理（Ｃ８Ｌ、すなわちＣｅ
ｎｔｒａｌ　Ｓｅｑｕｅｎｃｉｎｇ　Ｌｏｇｉｃ）　　
１７　　との主なブロックにより構成される。それらの
論理装置は、インテル（Ｉｎｔｅｌ）　８０２８６およ
び８０３８６　において用いられているクロックのよう
な２種類の重なり合わ々いクロックフェーズ構成を有す
るクロックにより駆動される。チップ上では４種類のク
ロックＰＨＩ　、　ＰＨＩ　Ｉ　、　ＰＨ２，ＰＨ２Ｉ
が分配される。クロックＰＨＩ　　と　ｐ　Ｈ２はデユ
ーティサイクルが等しく、重なシ合わないクロックであ
る。クロックＰＨＩＩ　　とＰＨ２Ｉ　はクロックＰＨ
１およびＰＨ２に類似のＰＭＯ８であって、それぞれク
ロックＰＨ１，ＰＨ２の正確に反転されたものである。

第２図にアレイ制御論理（ＡＣＬ）１６が詳しく示され
ている。とのアレイ制御論理はＭＣＵとＤＲＡＭアレイ
１４の間のバスにおける活動の順序づけを直接制御する
。ＡＣＬの主な機能はプログラム可能なタイミングの制
御である。語数と動作の種類が与えられれは、ＡＣＬは
、アクセスが終るまでプログラム可能力タイミングを用
いてアレイバスを指揮する。

駆動種類信号の波形が、ＲＡＭ２０に格納されている１
つのビット列により指定される。ストローブ型信号の波
形が、ＲＡＭ２０　　に格納されている２つのビット列
により指定される。その２つのビット列の一方のビット
列はストローブをセットする時を示し、他方のビット列
はストローブをリセットする時を示す。セットされたビ
ット列中の１つのビットが、リクエストの対応するクロ
ックサイクルにおいて信号をアサートすべきことを指示
する。リセットされたビット列中の１つのビットが、リ
クエストの対応するクロックサイクルにおいて信号のア
サートを解除すべきことを指示する。

セットおよびリセットのサイクルの一部への精密調節は
、多ビツト部分サイクルインデックスフィールドを伴う
各ビット列へ与えることにより行われる。以下の説明に
おいては、２ビツトの４分の１サイクルインデツクス（
ＱＣＩ）フィールドが用いられる。４分の１サイクルの
境界にＯから３１での番号がつけられる。ここに、０は
クロックサイクルの前線部の後の最初の４分の１サイク
ルに一致し、３はクロックサイクルの境界に一致する。

セットされたビット列゛またはリセットされたビット列
中の１ビツトは、移行を行わせるべきサイクルを示し、
４分の１サイクルインデツクスフイ一ルド符号化は、移
行が行われるサイクルの正確な４分の１を示す。

セットされたビット列またはリセットされたビット列中
の０ビツトは、移行を行わせるべきサイクルを示すため
にも用いることができることが尚業者にはわかるであろ
う。また、ビット列中のあるビットをセットすることは
１ビツトまたはＯビットをセットして、ビンを高い電圧
または低い電圧にアサートすることを含むことを理解さ
れるであろう。

更に、この明細書および特許請求の範囲は４分の１サイ
クルインデツクスを例としてのみ用いる。

３ビツト以上の符号化を行うことにより、サイクルの任
意の部分を使用できることが当業者には理解される。た
とえば、部分サイクルインデックスフィールド中の３ピ
ツトでは、ライフルを８分の１に分解できる結果となる
。その場合には、サイクルの境界には０から７１での番
号がつけられる。

それらの番号のうちＯはクロックサイクルの前縁部の後
の最初の８分の１サイクルに一致し、γはクロックサイ
クルの境界に一致する。

第５図は、同じセットタイミング順序ビット列とリセッ
トタイミング順序ビット列を有する種々−の４分の１サ
イクルインデツクス（ＱＣＩ）に対するプログラムされ
た移行を示す一般的なタイミング順序である。この図は
、特定の列に対して何種類の部分サイクルを指定できる
かを示すものである。駆動型信号はセットとリセットを
されないから、ただ１つのビット列、たとえばデータま
たはアドレスをビン上にイネイブルするためにはただ１
つのビット列を要する。

第２図に示されているＡＣＬｌｏは、順序制御器２４と
、プログラムＲＡＭ　２０　　と、クロックマネージメ
ント２８と、信号ＭＵＸ２２と、ＲＡＳバックア３０と
、ＷＥバッファ３２と、ＤＥバッファ３４と、ＣＡＳバ
ス３６との論理装置で構成される。

〈順序制御器２４〉 順序制御器２４は本質的には、ＲＡＭの５３行の一部を
横切って桁送シするカウンタである。各行ハブログラム
すべき全てのインターフェイス信号（プログラムＲＡＭ
の３５列）の時間スライス（１クロツクサイクル）に一
致する。順序制御器へ供給される信号はＮｇｗＲｇＱ４
７と、ＮＵＭＷＯＲＤＳ４１　　と、ｇＯ８４３と、５
ＥＱＵＥＮＣＦ：、４５と、ＲＰＹＮＯＷ５１　　とで
ある。信号Ｎ　ＥＷＲＥ　Ｑは、このメモリ制御装置に
より要求が受けられたことを示すＣ３Ｌ１７からの信号
であり、ＡＣＬは、ＭＣＵが要求を受ける用意ができた
時にその要求に順序をつけることができる。ＮＵＭＷＯ
ＲＤＳ　は、アクセスのために語１〜４の最初の番号を
指定するために符号化される２つのラインで構成される
。ＢＥＱＵＥＮＣＥは、順序制御器が要求を現在処理し
ていることを示し、ＥＯ８は、順序制御器が以前のアク
セスを終ったことを示す。ＲＰＹＮＯＷは、ＡＰＰ２Ｏ
読出し応答パケットの伝送を開始できるクロックサイク
ルを示す。

〈信号ＭＵＸ２２＞ 信号ＭＵＸ２２　はｏｐ信号入力４９にょ多制御される
。そのＯＰ信号入力は、動作が読出しが、書込みか、リ
フレッシュであるかを指定するために符号化される。Ｏ
Ｐ倍信号３ビツトを用いて単項（ｕｎａｒ３’）符号化
でき、または２ピツトを用いて２進符号化できる。信号
ＭＵＸ　２２はＲＡＭ語の適切な読出し入力／出力信号
（列）と、適切な書込み人力／出力信号（列）と、適切
なリフレッシュ入力／出力信号（列）を選択する。また
、信号ＭＵＸ　ｔｄ、はさみ込み（ｉｎｔｅｒｌｅａｖ
ｉｎｇ）およびバンク選択（ＢＡＮＫＳＥＬ）５２に応
じて、ＣＡＳＡ、　ＣＡＳＢおよびメモリアドレスの実
際の制御の間でＦＩＲ８ＴＣＡＳＸＳｇＣＯＮＤＣＡＳ
ＳＣＯＬＩＤＲＶおよびＣ０Ｌ２ＤＲＶ　を切換える。

その意図するところは、全ての切換えが信号ＭＵＸにお
いて行われることである。信号ＭＵＸ　からの信号はそ
れぞれのピン制御器（ＰＩＮＣＴＬ）　３０　、３２　
、３４．３６へ直接行く。

＜ＤＲＡＭアレイインターフェイス〉 ＤＲＡＭアレイ１４は、たとえば、東芝製のＴＣ５１１
００Ｐ　　ＩＭｂ　　ＤＲＡＭで構成できゐ。

第２図を参照して、ＡＣＬ　とＤＲＡＭ　１４の間のイ
ンターフェイス線は次の通りである。

ＲＡＳ　　　行アレイ選択４０ ＣＡＳＡ列アレイ選択０４６ ＣＡＳ　Ｂ　列アレイ選択１４８ ｗｇ　　　書込みイネイブル４２ ０ＦＪ　　　出力イネイブル４４ 第１図を参照して、ＡＧＬ１２　　と　ＤＲＡＭ　１４
　　の間のインターフェイス線は次の通やである。

ＭＡ　　　　メモリアドレス ＭＤ　　　　メモリデータ ＤＲＡＭアレイピン制御器３０〜３６への下記の線は読
出し／書込みおよびリフレッシュのためにプログラム可
能である。

読出し ５ＥＴＦＩＲ８ＴＣＡＳ　　ＲＥＳＥＴＦＩＲ８ＴＣＡ
８ＳＥＴＳｇＣＯＮＤＣＡＳ　　ＲＥＳＦＪ’ｒＳＢＣ
ＯＮＤＣＡＳＳＦＪＴＦＩＲ８ＴＯＥ　　　ＲＥＳＩ１
ｍＴＦＩＲ８ＴＯＥＳＥＴＳｇＣＯＮＤＯＥ　　　ＲＥ
８ＥＴＳＥＣＯＮＤＯＥ８　Ｅ’Ｌ’ＲＡＳ　　　　　
　　ＲｇＳ　ＦＪＴＲＡＳＣＯＬＩＤＲＶ ＣＯＬ２ＤＲＶ ＤＡＴＡ、ＩＮ　　　　　　（データがＭＣＵにストロ
ーブされるサイクルを開始させる プログラム） ＰＹＮＯＶ ２ＯＳ 書込み ５ＥＴＦＩＲ８ＴＣＡＳ　　ＲＥＳＥＴＦＩＲ８ＴＣＡ
ＳＳＥＴＳＥＣＯＮＤＣＡＳ　　ＲＥＳＦＪＴＳＥＣＯ
ＮＤＣＡＳＳ　ＥＴＲＡＳ　　　　　　１ｓＥＴＲＡＳ
ＣＯＬＩＤＲＶ ＣＯＬ２ＤＲＶ ＤＡＴＡＯＵＴ　　　　　（データがＭＣＵから駆動さ
れるサイクルのためのプログラ ム〕 ＭＤＤＲＶＮ　　　　　　（データのためのイネイブル
出力ピン制御器） ＯＳ リフレッシュ ５ＥＴＯＥ　　　　　ＲＥＳＥＴＯＥ ＳＥＴＣＡＳ　　　　　ＲＥＳＥＴＣＡＳＳＥＴＲＡＳ
　　　　　ＲＥＳＥＴＲＡ８Ｏ８ これは時間スライス当り３５個のプログラム可能かピッ
トに達する。上記のピットの意味は、下に説明するＥＯ
８を除き、ＤＲＡＭ仕様シートから当業者は理解される
であろう。

〈順序の終シ（ＥＯ８）ピット〉 各語カウント（１，２，３，４語）に対する読出しパタ
ーンと書込みパター／はＲＡＭにおいて別々に指定され
る。そのためのＲＡＭ内の語の数は、１語に対して約７
．２語に対して約１１．３語に対して約１５、および４
語に対して約１９で、全部で約５２語である。第１のプ
ログラム可能なベクトルは全ての語カワントに共通であ
る。しかし、以後のベクトルは各語カワントごとに異な
る。

各時間スライスに対して読出しベクトルと、書込みベク
トルと、リフレッシュベクトル中に１つの付加ピット、
すなわち、ＥＯ８（順序の終シ）がある。ＥＯ８は各語
カワントパターンの最後の時間スライスにおいて１にプ
ログラムせねばならない。これは、この時間スライスの
後で、プログラム可能なタイミングがそれぞれの不活動
状態にする（全てのセットとリセットが０で、アドレス
ピットまたはデータビットのいずれも駆動されない、尋
）ことを示す。

信号ＭＵＸ２２Ｕ読出しベクトル／書込みベクトル／リ
フレッシュベクトルの間で切換え、順序の終シに全ての
駆動をターンオフしくＥＯ８により示されているように
）、はさみ込みのために論理−実際のＣＡＳ　および列
スイッチングを行う。

内部タイミングの理由で、４語−カウントプログラムの
だめの符号化の最初のサイクルに対応する最初のＲＡＭ
語は同じでなければならない。シーケンスが進行してい
ない時は、順序制御器２４はその最初のＲＡＭ語を読出
す。その最初のＲＡＭＲは全ての語カウントに対して共
通である。これは第１の時間スライスベクトルを形成す
る。第２の時間スライスベクトルを読出すことを必要と
する時までに（要求情報がＢ１データバスにあったもの
に続（ＰＨ１において）、語カウント情報が存在し、正
確な第２のＲＡＭ語が読出される。次のサイクルにおい
て、順序制御器２４はカワンタのように動作して、順序
の終り１で連続した順番の語を読出す。ｌ１ｌｊ序が終
ると順序制御器は共通語を読出すために戻る。

＜ＭＤＤＲＶＥＮ＞ ＭＣＵが書込みアクセスを省っていない時は、メモリア
レイとの争いを避けるように、データピンは高インピー
ダンス状態に保たれる。書込みアクセス中はデータがデ
ータピンへ与えられる前にそれらのデータピンを左イン
ピーダンス状態から抜は出させる必要がある。高インピ
ーダンス状態に入った９、高インピーダンス状態から抜
は出す移行動作はＭＤ　Ｄ　ＲＶ　ＥＮタイミング順序
により制御される。データピンを高い値または低い値に
駆動する必要がある各サイクルに対して、対応する時間
スライス中のＭＤＤＲＶＥＮビットを１にプログラムせ
ねばならない。それとは逆に、データビンを高インピー
ダンス状態にする必要がある全ての時間スライスにおい
てＭＤＤＲＶＦ２ＮをＯにプログラムしなければならな
い。書込みアクセス中はデータビンはＭＣＵにより駆動
されるだけであるから、ＭＤＤＲＩＮビットはある時間
スライスに対する書込みベクトルにのみ存在する。

＜ＲＰＹＮＯＷ＞ アレイ制御信号のプログラミングおよびそれのアレイが
構成されるＤＲＡＭの速さとに応じて、読出されたデー
タはあらゆるクロックサイクルにおいてアレイから到達
できないことがある。一方、読出されたデータを含んで
いる応答パケットの伝送がＡＰババス０において開始さ
れると、ＡＰババスイミングはあらゆるクロックサイク
ルにおいてデータ語の伝送を要する。アレイから来る読
出されたデータはＭＣＵにおいて１列に並べられ、十分
な読出されたデータがその１列中に集められるとＡＰバ
バス答パケットの伝送を直ちに開始できる。しかし、タ
イミング順序をプログラムできるから、ＡＰＵバス読出
し応答パケットの伝送を開始するためにどのクロックサ
イクルが適切であることをＭＣＵは知ることができない
。

ＡＰババス出し応答パケットの伝送を開始できるクロッ
クサイクルをＭＣＵに知らせるために、ＲＰＹＮＯＷタ
イミング順序は使用者がプログラムしなければならない
。使用者は順序中の１つの１ビツトをプログラムしてこ
のクロックサイクルを示す。

〈クロックマネージメント２８ＱＣＩレジスタ〉クロッ
クマネージメント２８は高速ＲＡＳ回路（第３図に詳し
く示されている）と、４分の１サイクルインデックスク
ロック選択回路とを含む。

クロック選択５５は各ピン制御ブロック３０〜３６を駆
動して、対応するＱＣＩ　レジスタにおけるプログラム
されたエントリに従って適切な４分の１サイクルを選択
する。

〈信号ピン制御器３０〜３６〉 プログラム可能々タイミングにより影蕃を受ける信号ピ
ンは、ＲＡＳ４０、ＣＡ３Ｂ４８、ＣＡ３Ｂ４８．０Ｅ
４４、ＷＥ４２、列アドレス線、書込み中にＡＧＬ１２
により駆動されるデータ線、および読出し中のＤＭＬ　
１　による入力データのローディングである。それらの
信号のほとんどはプログラム可能なタイミングのみによ
多制御されるが、他のいくつかは他の手段によっても制
御される。

ピン制御論理は、クロック選択５５に応答して、セット
型信号、リセット型信号または駆動型信号をゲートする
ために用いられる適切な４分の１サイクルを選択する論
理を含む。

信号ＯＥはＢＮＫＳＥＬと多重化される。これを行うや
シ方は、行アドレスが出た時にＢＮＫＳＥＬに応じてＯ
ＥがＡＧＬ１３　によりセットまたはリセットされるこ
とである。このＡＧＬのセット／リセットはＮＥＷＲＥ
Ｑ４７が活動状態にある時のみ行われる。ＮＥＷＲＥＱ
が無くなった後で（これは基本的にはＢ　Ｉ　ＤＡＴＡ
　／＜ス５６の要求サイクルに続くサイクルのＰＨ２に
おけるものである）、ＯＥビン４４がプログラム可能な
タイミングによ多制御され、ＱＣＩがＣＡＳと全く同様
に指示する。

〈高速ＲＡＳ移行゛〉 １つの制約は、ＲＡＳ＃　の前縁部がプログラム可能な
順序の０．５サイクル前のように早く開始できることで
ある。このことはプログラムＲＡＭ２０の基本的な構成
により支配される。アクセスの種類についての情報は、
要求がＢ　Ｉ　ＤＡＴＡバス５６にある時のサイクルの
ＰＨ２−！で利用できない。

これは、それの中間においてＲＡＳ＃　が活動状態にな
らなければならガいサイクルのＰＨ２と同じＰＨ２であ
る。

ＲＡＳ　　とＷＥのだめのプログラミングは他の信号の
プログラミングに類似する。プログラム可能なタイミン
グがひとたび開始されるを、順序が終るまでそれらの信
号を制御することはそのプログラム可能なタイミングの
責任である。とくに、順序が終った時にプログラム可能
なタイミングはそれらの信号の活動を止めなければなら
々い。しかし、順序が始まるとそれらの信号を、プログ
ラム可能なタイミングが始まる時刻より早く移行させる
必要がある。これは、クロックマネージメントブロック
２８に含まれている論′ｙＪ、（第３図）により行われ
る。ＦＡＳＴ　ＲＡＳ　ＨＩＧ、Ｈビットがセットされ
ると（アンドゲート６０への入力）、任意の読出しアク
セスまたは書込みアクセスが開始された時に、ＮＥＷＲ
ＥＱがアサートされるクロックフェーズ２（ＰＨ２）の
中間においてセットされる。

ＦＡＳＴ　ＲＡＳ　　ＬＯＷビットがセットされると（
アンドゲート６２への入力）、任意の読出しアクセスま
たは書込みアクセスに対するクロックフェーズ２（ＰＨ
２）の中間においてＲＡＳがリセットされる。高速ＲＡ
Ｓ入力がオアゲート６４と６６において正常々プログラ
ム可能なタイミングと論理和をとられる。ＲＡＳバッフ
ァ６８がオアゲート６４からの信号でセットされ、オア
ゲート６６からの信号でリセットされる。ＲＡＳバッフ
ァ６８からの出力がＲＡＳバッド４０を駆動する。この
高速ＲＡＳ線のためのタイミングが第４図に示されてい
る。

書込みイネイブルのために類似の回路（図示せず）が用
いられる。ＦＡＳＴ　　ＲＡＳ　ＨＩＧＨとＦＡＳＴ　
ＲＡＳ　　ＬＯＷのセットとリセットは書込みアクセス
においてのみ行われる。

＜ＲＡＳプリチャージ〉 最短のＲＡＳプリチャージ時間がある。これは３ビツト
カウンタにより指定される。このレジスタにおける１の
位置Ｌ１最短のＲＡＳプリチャージ時間がどれ位である
かを示す。第４図のタイミング図を参照する。８ＥＱＵ
ＥＮＣＥが活動しない状態になった時にプリチャージサ
イクルのカウント動作が可能にされる。その理由は、こ
れがＲＡＳの後縁部にほぼ一致するからである。カウン
トが終ると、ＰＣＨＧＯＶＦＪＲと呼ばれる信号がセッ
トされる。Ｓｌｉ：ＱＵＥＮＣＥが再び高レベルになっ
た時にこの信号はリセットされて、別の順序が始ったこ
とを示す。この時にカウンタが再びロードされる。

〈プログラムＲＡＭ　２０　＞ ＭＣＵのプログラム可能なタイミング順序がプログラム
ＲＡＭアレイ２０に格納される。このアレイの３５列が
個々のタイミング順序に対応する。

それらのタイミング順序の１つまたは複数個を与えられ
た制御信号または信号群に加えることができる。したが
って、このアレイ５３の行の数は４語カワントプログラ
ムの最大炎の和に等しい。ここで、第６図を参照する。

このアレイの第１の行（レジスタ８０）はアクセスのク
ロックサイクル１、またはＲＡＭにプログラムされてい
る各タイミング順序ビット列のビットインデックスに等
しく対応する。同様に、最後の行（レジスタ８７）はク
ロックサイクル８に対応し、あるいは各タイミング順序
ビット列のビットインデックス８に等しく対応するこの
アレイの各行は、エージェント間通信ＣＩＡＣすなわち
、Ｉｎｔｅｒａｇｅｎｔ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ
　）を用いてＭＣＵ内のプログラム可能な順序レジスタ
として外部からアドレスできる。

〈４分の１サイクルインデツクス（ＱＣＩ）レジスタ〉
第６図を参照する。プログラムＲＡＭアレイに１組の２
ビツトフイールドのプログラム可能なレジスタ７８が組
合わされる。このレジスタは４分の１サイクルインデツ
クスレジスタである。あるいは、それらのレジスタは単
位符号化された３ビツトフイールドとすることができる
。ＱＣＩ　レジスタはＲＡＭ自体の一部とすることがで
き、またはクロックマネージメント論理ブロック２８内
に設けられている別々のプログラム可能なレジスタとす
ることができる。４分の１サイクルインデツクス（ＱＣ
Ｉ）は読出しくＲ）セットと、書込み（Ｗ）セットと、
リフレッシュＣＦ）セットとに各１つ設ゆられる。各セ
ットは２８ビツトを含む。

これは、ＣＡＳＡＳＣＡＳＢ、ＲＡＳ、Ｗｇ　およびＯ
Ｅのセットおよびリセットのだめの２ビツトインデツク
スと、Ｃ０ＬＩＯＫＶ、Ｃ０Ｌ２ＤＲＶ、ＤＡＴＡＯＵ
ＴおよびＤＡＴＡＩＮのための２ビツトインデツクスで
構成される。

第６図に示すように、プログラムＲＡＭの各列はプログ
ラム可能゛なビット順序の１つに対応する。

ＲＡＭの各行（８０，、、，８７）は語であり、クロツ
クサイクル（１、、、，８）　　に対応する。したがっ
て、レジスタ８０はクロックサイクル１に対応し、レジ
スタ８１はクロックサイクル２に対応する、等である。

ＲＡＳ＃のよう々、ある列中の任意に与えられた順序に
対して、１ビツトが適切な行７１においてセットされて
希望の信号移行、与えられたサイクル７６におけるセラ
）（Ｓａｔたはリセット（Ｒ）を与える。それらのセッ
ト順序とリセット順序は各リフレッシュ（Ｆ）！ｉｆ］
作、書込み（Ｗ）１ｍ作、および読出しくＲ）動作に対
して与えられる。各列に沿って２ビツトの４分の１サイ
クルインデツクスフイールドがある。そのフィール。

ドは前記４分の１サイクルインデツクスレジスタ７８に
格納される。２ビツトフイールドは４つの４分の１サイ
クルを与える。３つのＱＣＩ　レジスタの１つが選択さ
れ、動作選択回路ｍｏｐ　（０：１）を用いてパッドへ
駆動される。

ＱＣＩ＋ｚジスタ中の各フィールドはプログラムＲＡＭ
中の列に１対１の対応を持ち、アレイのその列において
指定されたタイミング順序ビット列に対するＱＣＩに対
応する。

本発明の好適な実施例においては、プログラムＲＡＭへ
の４つのエントリイ点がある。図示を簡明にするために
、それらのエン）　ＩＪイ点が１つだけ示されている。

ＲＡＭのそれら４つの部分は使用者によりブログラムさ
れて、それぞれ１語アクセス、２語アクセス、３語アク
セスおよび４語アクセスのためにタイミング順序を与え
る。内部タイミングを児全にするために、サイクル１を
表すプログラム可能な順序レジスタ（すなわち、ＲＡＭ
の最初の〕がＲＡＭの全部で４つの部分の間で共用され
る。アレイのプログラミングに関する限シは、この最初
のレジスタは、ＲＡＭアレイの１語アクセスプログラム
部分においてのみアドレスとして利用できる。そのレジ
スタにおけるプログラミングは２語タイミング順序、３
語タイミング順序、４語タイミング順序のサイクル１に
対して絶対に用いられる。

４語アクセスだけが全部で２０サイクルのタイミング順
序長を潜在的に要求する。したがって、１語アクセス、
２語アクセス、３語アクセスおよび４語アクセスのため
のプログラムＲＡＭアレイがそれぞれ８行、１１行、１
５行を有する（すなわち、最大順序長はそれぞれ８クロ
ツクサイクル、１２クロツクサイクル、１６クロツクサ
イクルであろう。２語プログラムＲＡＭと３語プログラ
ムＲＡＭのためのクロックサイクルの数は、１語タイミ
ング１１＠序ビツト列の共用されている最初の語からの
クロックサイクルを含む。４飴アクセス順序ビット列の
ためのプログラムＲＡＭは１９行で構成され、２０サイ
クルの最大４語順序長を与える。

プログラムＲＡＭの４つの各部分は３５ビツトの広さで
ある（すなわち、ＲＡＭの行に対応する各プログラム可
能な順序レジスタは３５ビツトレジスタである）。この
ことは、ＲＡＭアレイの各４つの部分によ９３５個のタ
イミング順序が表されるととを意味する。それらのタイ
ミング順序のうち、３０個のタイミング順序が群にまと
められて読出し動作、書込み動作、リフレッシュ動作に
加えられる。残シの５個のタイミング順序は、順序が終
った時と、読出し要求に応じて応答をＡＰババス開始で
きる時を指示するためにプログラマにより与えなければ
ならない「ハウスキーピング」順序である。一般的なＭ
ＣＵプログラム可能な順序レジスタを以下に説明する。

４つの各プログラムＲＡＭアレイの各行は次の書式（フ
ォーマット）を有する。

第６図に示すように、プログラムＲＡＭアレイの各行（
レジスタ８０、レジスタ８１、・・・）は、上記の一般
的なプログラム可能な順序レジスタにより表されるアド
レス可能なレジスタである。

そのような各行すなわち各レジスタはアクセス順序から
の時間スライスを表す。上に示したレジスタはアクセス
からのＮ番目の時間スライスである。

一般的なプログラム可能な順序レジスタは特定のタイミ
ング順序ビット列に属し、そのタイミング順序ビット列
にプログラムされた信号順序中のＮ番目のビット（Ｎ番
目のクロックサイクル〕である。

以下に示すのはレジスタ内で表されるタイミング順序ビ
ット列の名称である。

ビット０　読出しに対するＲＡＳ　　ＳＥＴ順序ビット
１　読出しに対するＲＡＳ　　ＲＦ、ＳＥＴ順序ビット
２　書込みに対するＲＡＳ　　ＳＥＴ顆序ビット３１Ｆ
込みに対するＲＡＳ　ｌ’１ｓＥＴ順序ビット４　リフ
レッシュに対するＲＡＳ　　ＳＥＴ順序ピット５　リフ
レッシュに対−ｊ−るＲＡＳ　　Ｒｇｓｇ’ｒ順序 ピッ）６　　［出しに対する第１のＣＡＳ　　ＳＥＴ順
序ビット７　読出しに対する第１のＣＡＳ　　ＲＥＳＢ
Ｔ順序 ビット８　書込みに対する第１のＣＡＳ　　ＳＥＴ順序
ピット９　書込みに対する第１のＣＡＳ　　ＲＫＳＥＴ
順序 ビット１０　リフレッシュに対するＣＡＳ　　５ｇＴｌ
［序ビット１１　リフレッシュに対するＣＡＳ　　ＲＥ
ＳＥＴ順序 ピッＨ２胱出しに対する第２のＣＡＳ　　５ＥＴｉ序ビ
ツト１３　読出しに対する第２のＣＡＳ　　ＲＥＳＫＴ
順序 ビット１４　書込みに対する第２のＣＡＳ　ｓｇ’ｒ順
序ビット１５　書込みに対する第２のＣＡＳ　　ＲＥＳ
ＩＥＴ順序 ビット１６　　読出しに対する順序の終シ指示（この順
序にはＱＣＩ　は組合わされない） ビット１７：ｌｉｌ：込みに対する順序の終り指示（こ
の順序にはＱＣＩは組合わされない） ビット１８　リフレッシュに対する順序の終シ指示（こ
の順序にはＱＣＩは組合わされな い〕 ビット１９　読出しに対するバンク０列アドレスドライ
ブｌ１ｆｆｌ序 ビット２０　読出しに対するバンク１列アドレスドライ
ブ順序 ビット２１　書込みに対するバンク０列アドレスドライ
ブ順序 ビット２２　書込みに対するバンク１列アドレスドライ
ブ順序 ビット２３　読出しに対するＯＥＩ　　ＳＥＴ順序ビッ
ト２４　読出しに対する０ＦＪ２　ＲＥ８ＩＥＴ順序ビ
ット順序ビット用２５対するＯＥＩ　　ＳＥＴ順序ビッ
ト２６　読出しに対するＯＢ：２　　ＲＩＥＳＥＴ順序
ピッ）２７　　ＷＥ　ＳｇＴ順序（書込み中のみ適用可
能） ビット２８　　ＷＥ　Ｒｌｉ：ＳＥＩ：Ｔ順序（書込み
中のみ適用可能） ビット２９　データ入力・ラッチタイミング順序ビット
３０　応答送υタイミング順序（この順序にはＱＣＩは
組合わされない） ビット３１　データ出力駆動順序 ＱＣＩ　を袈求する２８個のタイミング順序があるから
、ＱＣエレジスタにおいては全部で２８個の２ビツトフ
イールドが求められる。本発明の好適な実施例において
は、それら２８個のＱＣＩレジスタは３つのＱＣＩレジ
スタ、すなわち、読出しＱＣＩレジスタと、書込みＱＣ
Ｉレジスタと、リフレッシュＱＣＩレジスタ、との間に
分配される。いいかえぬ　、ＱＣＩは読出し動作、書込
み動作またはリフレッシュ動作に加えられるにしたがっ
て、ＱＣＩ　　はレジスタ内で群にまとめられる。

ＱＣＩ　レジスタを以下に示す。

読出し４分の１サイクルインデツクス ｏｏ　ｏｏ　ｏｏ　ｏｏ　ｏｏ　ｏｏ　ｏｏ　ｏｏ　ｏ
ｏ　ｏｏ　ｏｏ　ｏｏ　ｏ。

１　　１　　　　　□−□−□□□□　ト□−枠−□−
轡□□叫輪□←□□□−Ｎ−―□□□□□□□←−□−
□□□□□−鋤！−□１１−−−一−−−−一−−−−
〜−−−ｉリーー　−−−−−−−−’−−−−−−−
−−−−−−　１−一−−−−−−−−−−−−−−−
−−−−一一−−−−−−−−−−−−リ−−−−−−
−−−−−−−１初期（ＩＮＩＴ）におけるデフオール
ドＲＡＳ　　ＳＥＴ　ＱＣＩ ＲＡＳ　　ＲＥＳＥＴ　　ＱＣＩ ＦｉｒｓｔＣＡＳ　　ＳＥＴ　ＱＣＩ ＦｉｒｓｔＣＡＳ　　ＲＥＳＥＴ　ＱＣＩＳｅｃｏｎｄ
ＣＡＳ　　ＳＥＴ　ＱＣＩＳｅｃｏｎｄＣＡＳ　　ＲＥ
ＳＥＴ　ＱＣＩＯＥＩ　　ＳＥＴ　ＱＣＩ ＯＥＩ　　ＲＦ、ＳＥＴ　　ＱＣＩ ＯＥ２　８ＥＴ　ＱＣＩ ＯＦ２　ＲＥＳＥＴ　　ＱＣＩ Ｄａｔａ−Ｉｎ　　ＱＣＩ 初期におけるデフオールド ＶＥ　Ｒｇｓｇ’ｒ　ＱＣＩ ）ａｔａ−ｊ）□１ｔ　ＤＲ，ＱＣＩ このレジスタ内の全てのフィールドは、上に示されいる
各種の書込みアクセスタイミング順序に４分の１ザイク
ルインデツクスを与える。

ｏｏ　ｏｏ　ｏｏ　ｏｏ〜−一初期におけるデフォール
ト：：二−−−−−−ＲＡＳ　ＲｇｓｇＴＱＣＩ：　　
−−−−−−−−−−−−−ＣＡＳ　ＳＥＴ　ＱＣＩ」
−−−−−−−−−−−−−−−−、、ＣＡＳ　ＲＥＳ
ＢＴ　ＱＣＩこのレジスタ内の全てのフィールドは、上
に示した各種のリフレッシュアクセスタイミング順序に
４分の１サイクルインプツクスを与える。

ここで、移行プログラミングの例が示されている第５図
を参照する。力見られた順序に対して、４分の］ザイク
ルインデックス（ＱＣＩ）が変えられたとすると、移行
が起る４分の１サイクルはその変化に従って変えられる
。

この例におけるタイミング順序は同じままである、すな
わち、発生される移行が順序の第３サイクルで起る。最
大２０サイクルまでプログラムで負る。その値は、サポ
ートされる最も遅いＤＲＡＭ２０ＭＨｚ　において１２
０ナノ秒〕のだめの４語アセスに対する最大アクセス長
に対応する。

次に、１胎動作に対する順序シ゛ログラムの例が示され
ている第６図を参照する。簡単にするため、プログラム
できる信号の全てはこの図には示してない。その図に示
されている実施例においては、信号は低レベルにアサー
トされるから、セット動作が高レベルから低レベルへの
移行を行う。

各制御信号に対して極性自体をプログラムできる。

これはクロックマネージメント論理ブロック２８により
取扱われる。図の左から右へ示されている信号線はデー
タ出力、全応答（ＲＰＹＮＯＷ）、データ入力、書込み
イネイブル（Ｗｇ＃）、出力イネイブル（ＯＥＩ）、第
２の列アドレス（２ＣＯＬ）　、第１の列アドレススト
ローブ（ＩＣ０Ｌ）、ｌ１ｌｉｊ序の終り（Ｆ２Ｏ８）
、第２の列アドレスストローブ（２ｎｄＣＡＳ＃）　、
列アドレスストローブ（ＣＡＳ）、第１の列アドレスス
トローブ（１ｓｔ　　ＣＡＩＩ）　、行アドレスストロ
ーブ（ＲＡｆｌ）である。Ｓ／Ｒ線は、列がセット順序
か、リセット順序かを示す。ＲＥＱ線は、列が読出１（
Ｒ）、書込み（Ｗ）ｔたはリフレッシュ（Ｆ）を指すか
どうかを示す。ＱＣＩ線は、それらの列に対応する読出
しＱＣＩレジスタフィールド、書込みＱＣＩレジスタフ
ィールドおよびリフレッシュＱＣＩレジスタフィールド
内にプログラムすべきそれぞれのＱＣＩを示す。

レジスタアドレス８０はクロックサイクル１に対応する
。サイクル１においては、４分の１サイクル３において
ＲＡＳ信号（ＲＡ８＃）がＲＥＦＲＥＳＲ（Ｆ）に対し
てセラ）（Ｓ）される。リセット（Ｒ）は、サイクル４
における４分の１サイクル３で起る（レジスタ８３に対
応する〕。したがって、１ビツトと関連する４分の１サ
イクルインデツクスを丁度セットすることにより、サイ
クルと、サイクル内の４分の１サイクルが指定される。

【図面の簡単な説明】

第１図は本発明が具体化されるメモリ制御装置の主な部
品を示すブロック図、第２図は第１図に示されているア
レイ制御論理のよシ詳しいブロック図、第３図は高速行
アドレスストローブ（ＲＡＳ）移行回路のブロック図、
第４図はアレイ制御論理の全体のタイミング区内の第３
図に示されている高速ＲＡＳ移行回路を示すタイミング
図、第５図は与えられたタイミング順序に対する種々の
部分サイクルインデックスのだめのプログラムされた移
行を示す一般的なタイミング図、第６図は順序プログラ
ムが内部に符号化されているプログラム可能外順序レジ
スタを表す。 １２・・・・アドレス発生論理、１３・・・・データ取
扱い論理、１４・・・・ＤＲＡＭアレイ、１５φ・・・
ＥＣＣ発生論理、１６・・・・　アレイ制御論理、１７
・・・・中央順序づけ論理、２０・・・・ＤＲＡＭ、２
４・・・・順序制御器、３０・・・・ＲＡＳバックア、
３２・拳・・ＷＥバッファ、３４・・・φＤＥバッファ
、３６Φ・・・ＣＡＳバッファ、　１８・・・・プログ
ラム可能なレジスタ。 特許出願人　　イ／チル拳コーポレーション代理人　山
用政′ｍ（ほか２名） プ乙ｌンへ りＬ′／／− １ピＩ／ノー ２ｔｚ−′／ｈ １ろ７ノー ／彦り７− ｐｌ／／− アｉ＝／た フルｌし Ｆｌ、ＧＬＪＲＥ　５

Claims (3)

【特許請求の範囲】
1. （１）ｍ列ｎ行に配列されたメモリ素子で構成されるプ
   ログラムＲＡＭ（２０）であつて、このプログラムＲＡ
   Ｍ（２０）のｍ列はタイミング順序の数（ｍ）であり、
   タイミング移行が前記タイミング順序中のビットの存在
   により定めることができ、前記プログラムＲＡＭ（２０
   ）のｎ行はアドレス可能なレジスタの数（ｎ）であり、
   前記メモリアレイ（１４）に対するプログラムされたア
   クセスの各サイクルごとに１つのレジスタがあるような
   、プログラムＲＡＭ（２０）と、 複数の部分サイクルインデックスを格納するプログラム
   可能な部分サイクルインデックスレジスタ（２８）と、 前記ＲＡＭの前記行を順次選択することにより前記ＲＡ
   Ｍを前記メモリアレイサイクルを通じて順序づけるため
   に前記ＲＡＭ（２０）へ接続される順序制御手段（２４
   ）と、 選択されたアレイ制御信号線のための前記タイミング順
   序中の前記ビットに応答して複数のアレイ制御信号線（
   ４０〜４８）の１本のアレイ制御信号線中の移行を選択
   し、かつその移行を行わせるために前記ＲＡＭ（２０）
   の出力端子へ接続される信号ＭＵＸ手段（２２）と、 を備えることを特徴とするメモリ制御装置とメモリアレ
   イ（１４）の間の複数のアレイ制御信号線（４０〜４８
   ）をプログラミングする装置。
2. （２）請求項１記載の装置において、 前記ＲＡＭの前記ｍ列の初めの１つは、その初めの列中
   にビットが存在するという条件で、特定のストローブ信
   号タイミングに対するプログラム可能なセットシーケン
   スであり、 前記ＲＡＭの前記ｍ列の２番目の列は、その２番目の列
   中にビットが存在するという条件で、特定のストローブ
   信号タイミングに対するプログラム可能なリセットシー
   ケンスである、 ことを特徴とする装置。
3. （３）請求項１記載の装置において、前記プログラム可
   能な部分サイクルインデックスレジスタ（ＱＣＴ）によ
   り指定される部分サイクルの境界は、０をクロックサイ
   クルの前縁部の後の第１の部分サイクルに一致するもの
   、ｐ−１をクロックサイクルの境界に一致するものとし
   て、０からｐ−１まで番号がつけられることを特徴とす
   る装置。