JPS6140627A - メモリクリア制御方式 - Google Patents
メモリクリア制御方式Info
- Publication number
- JPS6140627A JPS6140627A JP16213384A JP16213384A JPS6140627A JP S6140627 A JPS6140627 A JP S6140627A JP 16213384 A JP16213384 A JP 16213384A JP 16213384 A JP16213384 A JP 16213384A JP S6140627 A JPS6140627 A JP S6140627A
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- JP
- Japan
- Prior art keywords
- memory
- memory element
- address
- element group
- clear operation
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、記憶装置のメモリクリア制御方式に関する。
（従来の技術）
１ビツト誤シ訂正ならびに２ビット誤り検出を行うため
の誤シ訂正符号を使用し、ランダムアクセスメモリ素子
によってメモリプレイを構成する記憶装置では、電源を
投入する時にメモリ素子の記憶内、容は不確定であり、
データビットとの関係が誤シ訂正符号の規則を満足しな
い。このため、メモリアレイの全アドレスに対してあら
かじめ定められたデータを書込むことによってデータピ
ッＦと検査ビットとの、関係を正しく訂正するためのメ
モリクリア動作を行って−る。
の誤シ訂正符号を使用し、ランダムアクセスメモリ素子
によってメモリプレイを構成する記憶装置では、電源を
投入する時にメモリ素子の記憶内、容は不確定であり、
データビットとの関係が誤シ訂正符号の規則を満足しな
い。このため、メモリアレイの全アドレスに対してあら
かじめ定められたデータを書込むことによってデータピ
ッＦと検査ビットとの、関係を正しく訂正するためのメ
モリクリア動作を行って−る。
第８図は、従来技術によるメモリアレイの構成例を示す
概念図である。８８図を参照すると、メモリアレイはｎ
個のメモリ素子群Ｍ−１，Ｍ−２゜拳・・Ｍ−ｎから構
成され、各メモリ素子群は複数個のメモリ素子によって
構成されている。仮に、各メモリ素子群がＫｍ（ワード
）のアドレスを有するものとすると、従来、このような
メモリアレイのメモリクリア動作は−＠一つ、順次あら
かじめ定められたデータ（書込みデータおよび検査ビッ
ト）を書込むように制御されておシ、メモリアレイの全
アドレスをメモリクリアするためには（ＫＸｎ）回のア
クセスが必要でちる。したがって、メモリクリア動作の
所要時間はメモリ素子群の数ｎに比例するため、最近の
ように記憶装置が大容量化されていると記憶装置の大容
量化に伴って所要時間は飛躍的に増大している。
概念図である。８８図を参照すると、メモリアレイはｎ
個のメモリ素子群Ｍ−１，Ｍ−２゜拳・・Ｍ−ｎから構
成され、各メモリ素子群は複数個のメモリ素子によって
構成されている。仮に、各メモリ素子群がＫｍ（ワード
）のアドレスを有するものとすると、従来、このような
メモリアレイのメモリクリア動作は−＠一つ、順次あら
かじめ定められたデータ（書込みデータおよび検査ビッ
ト）を書込むように制御されておシ、メモリアレイの全
アドレスをメモリクリアするためには（ＫＸｎ）回のア
クセスが必要でちる。したがって、メモリクリア動作の
所要時間はメモリ素子群の数ｎに比例するため、最近の
ように記憶装置が大容量化されていると記憶装置の大容
量化に伴って所要時間は飛躍的に増大している。
一方、近年の半導体技術の発展によシメモリ素子の記憶
容量についても飛躍的に増加している。
容量についても飛躍的に増加している。
これはメモリ素子のアドレス数Ｋが増加しているためで
あり、したがって上記のような大容量のメモリ素子を使
用した記憶装置ではメモリクリア動作の所要時間がメモ
リ素子のアドレス数Ｋにも比例するので、やはり所要時
間が増大することに匁る。
あり、したがって上記のような大容量のメモリ素子を使
用した記憶装置ではメモリクリア動作の所要時間がメモ
リ素子のアドレス数Ｋにも比例するので、やはり所要時
間が増大することに匁る。
（発明の解決すべき問題点）
以上説明したように記憶装置の大容量化に伴ってメモリ
クリア動作の所要時間が増大する傾向にｓｂ、次第にこ
の所要時間は無視できなくなってきた。
クリア動作の所要時間が増大する傾向にｓｂ、次第にこ
の所要時間は無視できなくなってきた。
本発明の目的は、記憶装置の記憶情報を初期設定するた
めのメモリクリア動作時に、複数個のメモリ素子群に対
してあらかじめ定められたデータを同時に書込むように
制御することにより上記欠点を除去し、メモリクリア動
作の所要時間を短縮できるように構成したメモリクリア
制御方式を提供することにある。
めのメモリクリア動作時に、複数個のメモリ素子群に対
してあらかじめ定められたデータを同時に書込むように
制御することにより上記欠点を除去し、メモリクリア動
作の所要時間を短縮できるように構成したメモリクリア
制御方式を提供することにある。
（問題点を解決するための手段）
本発明によるメモリクリア制御方式はアドレスカウンタ
と、第１および第２のセレクタと、第１の複数のメモリ
ブロックと、第１および第２のデコーダと、制御手段と
を具備して実現したもので 、１ある。
と、第１および第２のセレクタと、第１の複数のメモリ
ブロックと、第１および第２のデコーダと、制御手段と
を具備して実現したもので 、１ある。
アドレスカウンタは、メモリクリア動作時のメモリクリ
アアドレスを発生するためのものである。
アアドレスを発生するためのものである。
第１のセレクタは、アドレスカウンタのメモリ素子群ア
ドレス、あるいはノープルアドレスのうちのメモリ素子
群アドレスを選択す石ためのものである。
ドレス、あるいはノープルアドレスのうちのメモリ素子
群アドレスを選択す石ためのものである。
第２のセレクタは、アドレスカウンタのメモリブロック
アドレス、あるいはノーマルアドレスのうちのメモリブ
ロックアドレスを選択する丸めのものである。
アドレス、あるいはノーマルアドレスのうちのメモリブ
ロックアドレスを選択する丸めのものである。
第２の複数のメモリブロックは、それぞれ第１の複数の
メモリ素子群より構成されたものである。
メモリ素子群より構成されたものである。
第１のデコーダは、第１の複数のメモリブロックの内部
のどのメモリ素子群をアクセスするかを指定するための
ものである。
のどのメモリ素子群をアクセスするかを指定するための
ものである。
第２のデコーダは、第２の複数のメモリブロックのうち
のいずれのメモリブロックをアクセスするかを指定する
ためのものである。
のいずれのメモリブロックをアクセスするかを指定する
ためのものである。
制御手段は、メモリクリア動作時に複数個のメモリ素子
群に対してあらかじめ定められたデータを同時に書込む
ためのものである。
群に対してあらかじめ定められたデータを同時に書込む
ためのものである。
（実施例）
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は、本発明によるメモリクリアアドレスを実現す
るための一実施例を示すブロック図である。第１図にお
いて、１はアドレスカウンタ、２゜４はそれぞれ第１お
よび第２のセレクタ、６，５はそれぞれ第１および第２
のデコーダ、６はタイミング発生回路、１１．１２．２
１．２２はそれぞれ第１〜第４のＡＮＤゲート、１００
．２００はそれぞれ第１および第２のメモリブロックで
ある。【ｌのメモリブロック１００は複数個のメモリ素
子群から成る一対のメモリ素子群１０１゜１０２により
構成され、第２のメモリクロック ２００は同様に一対
のメモリ素子群２０１．゛ノｌＩ２０２′により構成さ
れるものとする。
るための一実施例を示すブロック図である。第１図にお
いて、１はアドレスカウンタ、２゜４はそれぞれ第１お
よび第２のセレクタ、６，５はそれぞれ第１および第２
のデコーダ、６はタイミング発生回路、１１．１２．２
１．２２はそれぞれ第１〜第４のＡＮＤゲート、１００
．２００はそれぞれ第１および第２のメモリブロックで
ある。【ｌのメモリブロック１００は複数個のメモリ素
子群から成る一対のメモリ素子群１０１゜１０２により
構成され、第２のメモリクロック ２００は同様に一対
のメモリ素子群２０１．゛ノｌＩ２０２′により構成さ
れるものとする。
第１図において、アドレスカウンタ１はメモリクリア動
作時のメモリクリアアドレスを発生するカラン゛りであ
る。Ｉｔのセレクタ２は、中央処理装−（図示してい危
い）からのノーマルアドレスのうちのメモリ素子群アド
レス、またはアドレスカウンタ１から出力されるメモリ
クリアアドレスのうちのメモリ素子群アドレスを入力し
、動作制御回路（図示していない）からのメモリクリア
状態信号ＭＣＬによっていずれか一方を選択して出・
力し、上記それ千れのメモリ素子群１０１゜１０２．２
０１，２０２にメモリ素子群アドレスＭＡを供給する。
作時のメモリクリアアドレスを発生するカラン゛りであ
る。Ｉｔのセレクタ２は、中央処理装−（図示してい危
い）からのノーマルアドレスのうちのメモリ素子群アド
レス、またはアドレスカウンタ１から出力されるメモリ
クリアアドレスのうちのメモリ素子群アドレスを入力し
、動作制御回路（図示していない）からのメモリクリア
状態信号ＭＣＬによっていずれか一方を選択して出・
力し、上記それ千れのメモリ素子群１０１゜１０２．２
０１，２０２にメモリ素子群アドレスＭＡを供給する。
第１のデコーダ６は各メモリブロック１００，２００の
内部のどのメモリ素子群をアクセスするかを指定するデ
コーダであり、中央処理装置からのメモリアクセス時に
はノーマルアドレスのうちのメモリ素子群指定アドレス
をデコードし、メモリ素子群指定信号Ｃ８ＯまたはＣ８
１のいずれか一方を有効（論理％ １ ＃）化する。
内部のどのメモリ素子群をアクセスするかを指定するデ
コーダであり、中央処理装置からのメモリアクセス時に
はノーマルアドレスのうちのメモリ素子群指定アドレス
をデコードし、メモリ素子群指定信号Ｃ８ＯまたはＣ８
１のいずれか一方を有効（論理％ １ ＃）化する。
また、メモリクリア動作時に第１のデコーダδはメモリ
クリア状態信号ＭＣＬによって第１のデコーダ６に入力
されるアドレス信号に関係なく、メモリ素子群指定信号
Ｃ８Ｏ，Ｃ８１の両方を有効（論理％ｌＩ）化する。第
２のセレクタ４は中央処理装置がらのノーマルアドレス
のうちのメモリブロックアドレス、またはアドレスカウ
ンタ１がら出力されるメモリクリアアドレスのうちのメ
モリブロックアドレスを入力し、メモリクリア状態信号
ＭＣＬによっていずれが一方を選択して出方し、メモリ
ブロックアドレスＢＡを第２のデコーダ５に供給する。
クリア状態信号ＭＣＬによって第１のデコーダ６に入力
されるアドレス信号に関係なく、メモリ素子群指定信号
Ｃ８Ｏ，Ｃ８１の両方を有効（論理％ｌＩ）化する。第
２のセレクタ４は中央処理装置がらのノーマルアドレス
のうちのメモリブロックアドレス、またはアドレスカウ
ンタ１がら出力されるメモリクリアアドレスのうちのメ
モリブロックアドレスを入力し、メモリクリア状態信号
ＭＣＬによっていずれが一方を選択して出方し、メモリ
ブロックアドレスＢＡを第２のデコーダ５に供給する。
第２のデコーダ５にはメモリブロックアドレスＢＡを解
読し、メモリブロック指定信号Ｂ５０ｆたけＢ８１のう
ちの一方を有効（論理１］ｌ）化する。メモリブロック
指定信号ＢＳ口が有効なときにはメモリブロック１００
が指定さね１メモリブロック指定信号ＢＳ１が有効なと
きにはメモリブロック２００が指定される。
読し、メモリブロック指定信号Ｂ５０ｆたけＢ８１のう
ちの一方を有効（論理１］ｌ）化する。メモリブロック
指定信号ＢＳ口が有効なときにはメモリブロック１００
が指定さね１メモリブロック指定信号ＢＳ１が有効なと
きにはメモリブロック２００が指定される。
タイミング発生回路６は各メモリ素子群１０１゜１０２
．２０１，２０２をアクセスするためのタイミング信号
ＷＴＭを発生するための回路である。
．２０１，２０２をアクセスするためのタイミング信号
ＷＴＭを発生するための回路である。
メモリブロック指定信号ＢＳＯ，Ｂ８１と、メモリ素子
群指定信号０８０．０Ｓ１と、タイばング信号ＷＴＭと
を第２図に示す真理値表に従って第１〜第４のＡＮＤゲ
ート１１．１２．２１．２２に入力すると、アクセスす
べきメモリ素子群が決定される。第２図を参照すると、
中央処理装置からのメモリアクセス時にはタイミング信
号ＷＴＭ１０１ 、ＷＴＭｌ ０２ 、ＷＴＭ２０１
、ＷＴＭ２０２のうちのいずれか一つだけが出力される
。
群指定信号０８０．０Ｓ１と、タイばング信号ＷＴＭと
を第２図に示す真理値表に従って第１〜第４のＡＮＤゲ
ート１１．１２．２１．２２に入力すると、アクセスす
べきメモリ素子群が決定される。第２図を参照すると、
中央処理装置からのメモリアクセス時にはタイミング信
号ＷＴＭ１０１ 、ＷＴＭｌ ０２ 、ＷＴＭ２０１
、ＷＴＭ２０２のうちのいずれか一つだけが出力される
。
一方、メモリクリア動作時にはメモリクリア状態環％１
１）化されるため、メモリブロック指定信号ＢＳＯが有
効（論理１１１）な時にはタイミング信号ＷＴＭＩＯＩ
がメモリ素子群１０１に供給され、同時にタイばング信
号ＷＴＭ１０２がメモリ素子群１０２に供給される。ま
た、メモリブロック指定信号Ｂ８１が有効（論理１１１
）な時にはタイミング信号ＷＴＭ２０１がメモリ素子群
２０１に供給され、同時にタイミング信号ＷＴＭ２０２
がメモリ素子群２０２に供給逼れる。すなわち、メモリ
クリア動作時には常に一対のメそり素子群にタイミング
信号が供給されることになシ、メモリ素子群アドレスＭ
Ａで指定されるアドレスにあらかじめ定められたデータ
ＷＤ（書込みデータおよび検査ビット）が同時に書込ま
れる。
１）化されるため、メモリブロック指定信号ＢＳＯが有
効（論理１１１）な時にはタイミング信号ＷＴＭＩＯＩ
がメモリ素子群１０１に供給され、同時にタイばング信
号ＷＴＭ１０２がメモリ素子群１０２に供給される。ま
た、メモリブロック指定信号Ｂ８１が有効（論理１１１
）な時にはタイミング信号ＷＴＭ２０１がメモリ素子群
２０１に供給され、同時にタイミング信号ＷＴＭ２０２
がメモリ素子群２０２に供給逼れる。すなわち、メモリ
クリア動作時には常に一対のメそり素子群にタイミング
信号が供給されることになシ、メモリ素子群アドレスＭ
Ａで指定されるアドレスにあらかじめ定められたデータ
ＷＤ（書込みデータおよび検査ビット）が同時に書込ま
れる。
したがって、メモリアレイの全アドレスについてメモリ
クリア動作を行うためのアクセス回数は本実施例では従
来の半分となり、メモリクリア動作の所要時間を短縮す
ることが可能である。
クリア動作を行うためのアクセス回数は本実施例では従
来の半分となり、メモリクリア動作の所要時間を短縮す
ることが可能である。
以上に説明した実施−では、メモリブロックの数を２、
各メモリブロックの、内部のメモリ素子群の数を２とし
たが、これらの数値は上記に限定されるものではない０
例えば、メモリブロックの数が４であると仮定しても、
本発明のメモリクリア動作の所要時間を短縮する効果に
はまったく影響。
各メモリブロックの、内部のメモリ素子群の数を２とし
たが、これらの数値は上記に限定されるものではない０
例えば、メモリブロックの数が４であると仮定しても、
本発明のメモリクリア動作の所要時間を短縮する効果に
はまったく影響。
かない。
（発明の効果）
本発明には以上説明したように、記憶装置のメモリクリ
アを行うときに複数個のメモリ素子群へ同時に書込みを
行うように制御することにょシ、メモリクリアの所要時
間を短縮できるという効果がある。
アを行うときに複数個のメモリ素子群へ同時に書込みを
行うように制御することにょシ、メモリクリアの所要時
間を短縮できるという効果がある。
第１図は、本発明によるメモリクリア制御方式を実現す
るための一実施例を示すブロック図である。 第２図は、第１図に示す装置を動作させるための信号の
真理値を示す図である。 第８図は、従来技術によるメモリ素子によって構成した
メモリアレイの一例を示す構成図である。 １・・・アドレスカウンタ ２．４・・・セレクタ ３．５ｅφ・デコーダ ６・・・タイイング発生回路 １１．１２，２１，２２ ・・・ＡＮＤゲート１００
．２００・・・メモリブロック １０１．１０２，２０１，２０２・噂メそり素子群ＭＣ
Ｌ、ＭＡ、ＢＡ、ＢＳＯ，Ｂ８１ 、Ｃ８Ｇ、Ｃ８１。 ＷＤ、ＷＴＭＩｏｌ 、ＷＴＭ１０２．ＷＴＭ２０１
。
るための一実施例を示すブロック図である。 第２図は、第１図に示す装置を動作させるための信号の
真理値を示す図である。 第８図は、従来技術によるメモリ素子によって構成した
メモリアレイの一例を示す構成図である。 １・・・アドレスカウンタ ２．４・・・セレクタ ３．５ｅφ・デコーダ ６・・・タイイング発生回路 １１．１２，２１，２２ ・・・ＡＮＤゲート１００
．２００・・・メモリブロック １０１．１０２，２０１，２０２・噂メそり素子群ＭＣ
Ｌ、ＭＡ、ＢＡ、ＢＳＯ，Ｂ８１ 、Ｃ８Ｇ、Ｃ８１。 ＷＤ、ＷＴＭＩｏｌ 、ＷＴＭ１０２．ＷＴＭ２０１
。
Claims (1)
- メモリクリア動作時のメモリクリアアドレスを発生する
ためのアドレスカウンタと、前記アドレスカウンタのメ
モリ素子群アドレス、あるいはノーマルアドレスのうち
のメモリ素子群アドレスを選択するための第１のセレク
タと、前記アドレスカウンタのメモリブロックアドレス
、あるいはノーマルアドレスのうちのメモリブロックア
ドレスを選択するための第２のセレクタと、それぞれ第
１の複数のメモリ素子群より構成された第２の複数のメ
モリブロックと、前記第２の複数のメモリブロックの内
部のどのメモリ素子群をアクセスするかを指定するため
の第１のデコーダと、前記第２の複数のメモリブロック
のうちのいずれのメモリブロックをアクセスするかを指
定するための第２のデコーダと、前記メモリクリア動作
時に前記複数個のメモリ素子群に対してあらかじめ定め
られたデータを同時に書込むための制御手段とを具備し
て構成することにより実現したことを特徴とするメモリ
クリア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16213384A JPS6140627A (ja) | 1984-07-31 | 1984-07-31 | メモリクリア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16213384A JPS6140627A (ja) | 1984-07-31 | 1984-07-31 | メモリクリア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6140627A true JPS6140627A (ja) | 1986-02-26 |
Family
ID=15748663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16213384A Pending JPS6140627A (ja) | 1984-07-31 | 1984-07-31 | メモリクリア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6140627A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116161A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
| JPH02141990A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | 半導体メモリ |
| JPH06231041A (ja) * | 1987-08-05 | 1994-08-19 | Texas Instr Inc <Ti> | 多重列選択モードを持つ読書き記憶装置 |
| JP2006040519A (ja) * | 2004-07-22 | 2006-02-09 | Samsung Electronics Co Ltd | 単位ｓｒａｍ単位で初期化できる半導体装置 |
-
1984
- 1984-07-31 JP JP16213384A patent/JPS6140627A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231041A (ja) * | 1987-08-05 | 1994-08-19 | Texas Instr Inc <Ti> | 多重列選択モードを持つ読書き記憶装置 |
| JPH02116161A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
| JPH02141990A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | 半導体メモリ |
| JP2006040519A (ja) * | 2004-07-22 | 2006-02-09 | Samsung Electronics Co Ltd | 単位ｓｒａｍ単位で初期化できる半導体装置 |
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