JPS6230665B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はダイナミツク・メモリ・システムに
関するものであり、特に上記システムの信頼性を
改善することに関するものである。 最近、ダイナミツク・ランダム・アクセス・メ
モリ・チツプの製造業者は高密度メモリ・チツプ
がアルフア粒子のイオン化に起因するソフト・エ
ラーからのがれることができないということに注
目してきている。この問題に打ち勝つために、あ
る製造業者はチツプの構造を改良してソフト・エ
ラーからの免除の度合をあげている。このアプロ
ーチがこのようなソフト・エラーの可能性を減じ
る一方、このようなエラーは今だに発生してお
り、訂正不可能なエラー状態を引き起している。 他の製造業者は他のシステム・デザインを提案
している。このデザインはエラー・コンデシヨ
ン、エラー累積を防止するための訂正ロードの再
書込み、定期的メモリ・パージ、及びシステム・
リダンダンシーを含む。ソフト・エラー問題及び
上記他のデザインは刊公物“メモリ・システム・
デザイン・セミナー”1979年インテル・コーポレ
ーシヨン出版で述べられている。 上記のごとく種々のデザインが示唆されてきて
はいるが、ソフト・エラーに対して保護すること
のできるメモリ・システムが全くないことが認め
られる。 従つて、この発明の第１の目的はソフト・エラ
ーに対する保護能力を持つメモリ・システムを与
えることである。 この発明のもう１つの目的はメモリ・システム
に対する最少の装置の付加によつてソフト・エラ
ー保護能力を与えることである。 上記目的を達成するために本発明では、ソフ
ト・エラーの検出と訂正は、周期的なリフレツシ
ユの実行の頻度に比べてはるかに小さくしてもよ
いことに着目した。即ち、単一ビツトエラーが２
ビツトエラーへ伝播する前であれば、各リフレツ
シユ毎にソフトエラーの検出と訂正をする必要は
なく、リフレツシユの実行頻度に比べて少ない頻
度で実行すればよいことがわかつた。 本発明はこのような知見に基づいてなされたも
ので、そのために次のような構成を有する。 即ち、本発明のダイナミツク・メモリ・システ
ムは (i) それぞれが複数ビツトからなる複数のデータ
セル２１０−１０，２１０−４０がアドレス可
能な行および列に排列されてなるダイナミツ
ク・メモリ２１０−２，２１０−４と、 (ii) リフレツシユ命令信号（REFCOM）を周期
的に発生する手段２０５と、 (iii) 行（または列）アドレスの最も大きな値を表
わす容量を持つており、各リフレツシユ命令信
号（REFCOM）によつて付勢されて１ずつ歩
進するアドレス用の第１のカウンタ２０７−６
０／６１と、 (iv) リフレツシユ命令信号（REFCOM）に応答
して第１のカウンタによつて示されているアド
レスの行（または列）にあるデータセルをリフ
レツシユするためのリフレツシユ手段（204、
208）と、 (v) 受け取つたデータワード内の単一ビツトエラ
ーを検出し訂正するためのエラー検出・訂正手
段（206−12、206−14）と、 を具備したソフトエラー再書込み制御システムを
有するダイナミツク・メモリ・システムにおい
て、 (a) 列（または行）アドレスの最も大きな値を表
わす容量を持つており、第１のカウンタが予め
定めたカウント値に達したとき付勢されて１ず
つ歩進するアドレス用の第２のカウンタ２０７
−６２／６３／６４、 (b) 各リフレツシユ命令信号（REFCOM）によ
つて付勢されて１ずつ歩進し、且つ、予め定め
たカウント値に達したとき再書込み信号
（ALPCOM）を発生する第３のカウンタ２１４
−１０／１２／１４、 (c) 再書込み信号（ALPCOM）に応答して、 第１および第２のカウンタによつて表わさ
れている結合アドレスのデータセルからデー
タを読み出し、 そのようなデータをエラー検出・訂正手段
に供給し、および エラー検出・訂正手段によつて取り出され
た訂正されたデータを、それが読み出された
同じデータセルに、再書込み するための再書込み制御手段（214−24、25、
26）を備えたことを特徴とするものである。 動作原理及び動作方法の双方に関してこの発明
の特徴を示していると思われる新規な構造は、さ
らに他の目的及び利点と共に、添付の図面に関連
して考察する時以下の説明からよりよく理解でき
るであろう。 メモリ・サブシステム・インターフエース 第１図の制御装置を説明する前に、制御装置と
バスの間のインターフエースを構成する多数のラ
インについて説明する。以下に説明するごとく、
インターフエース・ラインは多数のアドレス・ラ
イン（BSAD００−２３、BSAP００）、２組のデ
ータ・ライン（BSDT００−１５、BSDP００、
BSDP０８）並びに（BSDT１６−３１、BSDP１
６、BSDP２４）、多数の制御ライン（BSMREF
−BSMCLR）、多数のタイミング・ライン
（BSREQT−BSBAKR）、及び多数のタイ・ブレ
ーキ・ネツトワーク・ライン（BSAUOK−
BSIUOK、BSMYOK）を含む。 上記インターフエース・ラインを以下の項でよ
り触細に説明する。 メモリ・サブシステム・インターフエース・ライ
ン 名 称 説 明 アドレス・ライン BSAD００−BSAD２３ 当該バス・アドレス・
ラインは24ビツト幅のパスを構
成し、バス・メモリ・リフアレ
ンス・ラインBSMREFと共に
（スレイブ・ユニツトが受信す
るために）24ビツト・アドレス
を制御装置２００へ、または16
ビツトの照合子を制御装置２０
０からバスへ転送する。当該ア
ドレス・ラインBSAD００−
BSAD２３をメモリをアドレス
するために使用する時、ライン
BSAD００−BSAD０３に加え
られる信号は１個の512Kワー
ド・モジユールを選択し、ライ
ンBSAD０４−BSAD２２に加
えられる信号は当該モジユール
内の512Kワードの中の１ワー
ドを選択する。そして、ライン
BSAD２３に加えられる信号は
当該選択されたワード内の１バ
イトを選択する（例えば、
BSAD２３＝１の時右バイト；
BSAD２３＝０の時右バイトを
選択する）。このアドレス・ラ
インBSAD００−BSAD２３を
照合に用いる時、ラインBSAD
００−BSAD０７は使用されな
い。ラインBSAD０８−BSAD
２３は前のメモリ読出しリクエ
ストの期間中受信ユニツトの照
合子を制御装置２００に伝送す
るために搬送する。 BSAD００ バス・アドレス・パリテ
イ・ラインは２方向性ラインで
あり、ラインBSAD００−
BSAD０７に加えられるアドレ
ス信号に対して奇数パリテイを
与える。 データ・ライン BSDT００−BSDT１５、 BSDT１６−BSDT３１ 当該２組のバス・デー
タ・ラインは32ビツトまたは２
ワード幅の２方向性パス構造で
あり、制御装置２００とバスと
の間でデータまたは照合情報を
転送して動作サイクル機能を実
行する。書込み動作のサイクル
の期間中、当該バス・データ・
ラインはラインBSAD００−
BSAD２３に加えられるアドレ
ス信号によつて特定されるメモ
リ・ロケーシヨンに書込むため
の情報を転送する。読出し動作
の第１の半サイクルの期間中、
当該データ・ラインBSDT００
−BSDT１５は制御装置２００
に照合情報（チヤネル番号）を
転送する。読出し動作の第２の
半サイクルの期間中、当該デー
タ・ラインはメモリから読出さ
れた情報を転送する。 BSDP００−BSDP０８、 当該バス・データ・
パリテイ・ラインは２組の２方
向性ラインであり、以下のよう
にコード化された奇数パリテイ
信号を与える： ラインBSDT００−BSDT０
７（左バイト）に加えられる信
号に対してBSDP００＝奇数パ
リテイ； ラインBSDT０８−BSDT１
５（右バイト）に加えられる信
号に対してBSDP＝奇数パリテ
イ； ラインBSDT１６−BSDT２
３に加えられる信号に対して
BSDP１６＝奇数パリテイ； そして、ラインBSDT２４−
BSDT３１に加えられる信号に
対してBSDP２４＝奇数パリテ
イ。 制御・ライン BSMREF 当該バス・メモリ・リフ
アレンス・ラインはバスからメ
モリ・制御装置２００までのび
ている。当該バス・メモリ・リ
フアレンス・ラインは、真状態
にセツトされると、制御装置２
００に信号を送り、BSAD００
−BSAD２３に全てのメモリ制
御装置アドレスが存在し、特定
のロケーシヨン上での書込みま
たは読出し動作を実行している
ことを示す当該バス・メモリ・
リフアレンス・ラインは、偽状
態にリセツトされると、制御装
置２００に信号を送り、ライン
BSAD００−BSAD２３に制御
装置２００ではなく、もう１つ
のユニツトへ送る情報が存在す
ることを示す。 BSWRIT 当該バス書込みラインは
バスからメモリ制御装置２００
にのびている。このラインは、
真状態にセツトされ、しかもラ
インBSMREFが真になると、
制御装置２００に信号を送り、
書込み動作サイクルを実行す
る。当該ラインは、偽状態にリ
セツトされ、しかもライン
BSMREFが真になると、制御
装置２００に信号を送り、読出
し動作サイクルを実行する。 BSBYTE 当該バス・バイト・ライ
ンはバスから制御装置２００に
のびている。このラインは、真
状態にセツトされると、制御装
置２００に信号を送り、ワード
動作ではなく、バイト動作を実
行させる。 BSLOCK 当該バス・ロツク・ライ
ンはバスから制御装置２００に
のびている。このラインは、真
状態にセツトされると、制御装
置２００にリクエスト信号を送
り、テストの実行または制御装
置２００に含まれているメモ
リ・ロツク・フリツプフロツプ
の状態を変更する。 BSSHBC 当該バス第２半バス・サ
イクル・ラインはユニツトに信
号を送り、前の読出しリクエス
トによりリクエストされた一連
の情報が制御装置２００よりバ
スに供給された情報であること
を示すために用いられる。この
場合、制御装置２００及び情報
を受けるユニツトの双方とも、
制御装置２００が当該転送を完
了するまで、開始サイクルのス
タート時点から全ユニツトに対
してビジーとなる。このライン
はラインBSLOCKと共にメモ
リ・ロツク・フリツプフロツプ
をセツトまたはリセツトするた
めに用いられる。ユニツトが読
出しまたは書込みをリクエスト
しており、ラインBSLOCKが
真で、ラインBSSHBCが真の
とき、ラインBSSHBCは制御
装置２００にロツク・フリツプ
フロツプのリセツト信号を送
る。 BSMCLR 当該バス・マスター・ク
リア・ラインはバスから制御装
置２００にのびている。このラ
インが真状態にセツトされる
と、制御装置２００は内部のバ
ス回路をゼロにクリアする。 BSYELO 当該バス・イエロー・ラ
インは双方向性ラインで、ソフ
ト・エラー状態を明示する。当
該ラインが読出し命令に応答し
て、第２半バス・サイクル期間
中に、真状態にセツトされる
と、転送された情報はうまく訂
正されたことを表示する。 当該ラインは、メモリ読出し
リクエスト期間中真状態にセツ
トされると、読出しリクエスト
が診断命令と解釈されたことを
表示する。 バス・ハンドシエーク／タイミング・ライン BSREQT 当該バス・リクエスト・
ラインは双方向性ラインで、制
御装置２００とバスの間にのび
ている。 当該ラインは真状態にセツト
されると、制御装置２００に信
号を送り、もう１つのユニツト
がバス・サイクルをリクエスト
中であることを示す。 当該ラインは、偽状態にセツ
トされると、制御装置２００に
信号を送り、ペンデングのバ
ス・リクエストがないことを示
す。このラインは制御装置２０
０によつて真状態に駆動され、
読出し第２半バス・サイクルを
リクエストする。 BSDCNN 当該データ・サイクル・
ラインは双方向性ラインで、バ
スと制御装置２００間にのびて
いる。 当該ラインは、真状態に駆動
されると、制御装置２００に信
号を送り、ユニツトがリクエス
トされたバス・サイクルを受け
入れ、もう１つのユニツトに転
送するためにバス上に情報を送
出したことを示す。 制御装置２００は当該ライン
を真状態に駆動して、リクエス
トされたデータをユニツトに送
りかえしていることを示す信号
を送出する。これに先立ち、制
御装置２００はバス・サイクル
をリクエストし、バス・サイク
ルを許可されている。 BSACKR 当該バス承認ラインは双
方向性ラインで、バスと制御装
置２００間にのびている。 当該ラインは、制御装置２０
０により２進１にセツトされる
と、信号を送り、読出し第１半
バスサイクルまたは書込みサイ
クル期間中にバス転送を受け入
れていることを示す。読出し第
２半バスサイクル期間中に、こ
のラインは、リクエストを発し
たユニツトによつて２進１にセ
ツトされると、制御装置２００
に対し転送受け入れ信号を送
る。 BSWAIT 当該バス待ちラインは双
方向性ラインで、バスと制御装
置２００の間にのびている。当
該ラインは、制御装置２００に
より真または２進１状態にセツ
トされると、リクエストをして
いるユニツトに信号を送り、制
御装置２００がこの時刻に転送
を受け入れることが出来ないこ
とを示す。その後、当該ユニツ
トは、制御装置２００が転送を
受け入れるまで、続けてリトラ
イを開始する。制御装置２００
は以下の条件のもとに
BSWAITラインを真にセツト
する。 １ 初期読出しまたは書込み動
作サイクルを実行していてビジ
ーである。 ２ 読出し第２半バスサイクル
をリクエスト中である。 ３ リフレツシユ動作を行おう
としている。 ４ リフレツシユ動作を実行中
である。 ５ 初期設定モードにあり、ビ
ジーである。 ６ ソフト・エラー再書込みサ
イクルを実行中である。 BSWAITラインは、ユニツ
トによつて真または２進１状態
にセツトされると、制御装置２
００に信号を送り、データがリ
クエストしているユニツトで受
信されずに今回のバス動作サイ
クルを終了しなければならない
ことを示す。 BSNAKR 当該バス不承認ラインは
双方向性ラインで、バスと制御
装置２００間にのびている。こ
のラインは、制御装置２００に
よつて真または２進１状態にセ
ツトされると、信号を送り、特
定の転送を拒否していることを
示す。 制御装置２００は以下のごと
くしてラインBSNAKRを真状
態にセツトする。すなわち、 １ メモリ・ロツク・フリツプ
フロツプが２進１にセツトさ
れ、そして、 ２ リクエストがロツク・フリ
ツプフロツプをテストし、セツ
トすることである（BSLOCK
が真、BSSHBCが偽）。 全ての他の場合において、メ
モリ・ロツク・フリツプフロツ
プがセツトされると、制御装置
２００はBSACKRラインまた
はBSWAITラインを通して応
答を発生するか、応答を発生し
ない。BSNAKRラインがユニ
ツトによつて真に駆動される
と、制御装置２００に信号を送
り、データがユニツトによつて
受け入れられずにその動作サイ
クルを終了しなければならない
ことを示す。 タイ・ブレーキング制御ライン BSAUOK−BSIUOK 当該タイ・ブレーキン
グ・ネツトワーク・ラインはバ
スから制御装置２００にのびて
いる。これらのラインは制御装
置２００に信号を送り、より優
先順位の高いユニツトがバス・
リクエストを行つたか否かを示
す。これらのライン上の信号が
全て２進１になると、制御装置
２００に信号を送り、
BSDCNNラインを２進１に駆
動することができるバス・サイ
クルが許可されたことを示す。
これらのライン上のいずれか１
つの信号が２進０になる、制御
装置２００に信号を送り、バ
ス・サイクルが許可されず、ラ
インBSDCNNを２進１に駆動
することが禁止されていること
を示す。 BSMYOK 当該タイ・ブレーキン
グ・ネツトワーク・ラインは制
御装置２００からバスにのびて
いる。制御装置２００はこのラ
インを偽または２進０状態に駆
動してバス・リクエストの優先
順位のより低い他のユニツトに
信号を送る。 第１図のシステムの一般的な説明 第１図はメモリ制御装置（コントローラ）２０
０の好適な実施例を示す。メモリ制御装置２００
はこの発明の原理を用いて構成されたものであ
る。第１図において、制御装置２００がメモリ・
セクシヨン２１０の２個の256Kワード・メモ
リ・モジユール・ユニツト２１０−２及び２１０
−４を制御することがわかる。当該モジユール・
ユニツト・ブロツク２１０−２及び２１０−４は
ブロツク２１０−２０及び２１０−４０に対応す
るハイ・スピードのMOSランダム・アクセス・
メモリ集積回路、及びブロツク２１０−２２〜２
１０−２６及び２１０−４２〜２１０−４６に対
応するアドレス・バツフア回路を含む。各256K
メモリ・ユニツトは第７図により詳細に図示され
ている１ビツト×65Kワード・ダイナミツク
MOS・RAMチツプで構成されている。より特定
すると、第１図において、各22ビツト×256Kワ
ードメモリ・モジユールが88個の１ビツト×
65.536（64K）ワード・チツプを含んでいる。各
チツプ内には256行×256列の蓄積セル・マトリク
スからなる多数の蓄積アレイがある。 制御装置２００はタイミング信号を発生する回
路、リフレツシユ動作を実行する回路、再書込み
制御動作を実行する回路、データ転送動作を実行
する回路、アドレス分配及びデコード動作を実行
する回路及びバス・インターフエース動作を実行
する回路を含んでいる。これらの回路は第１図の
色々なセクシヨンの１部として含まれている。 当該セクシヨンはタイミング・セクシヨン２０
４、リフレツシユ制御セクシヨン２０５、ソフ
ト・エラー再書込み制御セクシヨン２１４、デー
タ制御セクシヨン２０６、アドレス・セクシヨン
２０７、読出し／書込み制御セクシヨン２０８、
データ入力セクシヨン２０９、バス制御回路セク
シヨン２１１、メモリ初期設定回路セクシヨン２
１２、及びバス駆動／受信回路セクシヨン２１３
を含んでいる。 バス制御セクシヨン２１１は論理回路を含んで
いる。当該論理回路はシングル・ワード動作及び
ダブル・ワード動作のためのバス・サイクル・リ
クエストを発生及び受信するための信号を発生す
る。第１図よりわかるように、他のセクシヨンの
回路と同様にこれらの回路はセクシヨン２１３の
駆動／受信回路を通してバスに接続されている。
セクシヨン２１３は従来通りのデザインである。
セクシヨン２１１はタイ・ブレーキング・ネツト
ワーク回路を含んでいる。タイ・ブレーキング・
ネツトワーク回路はバス上のユニツトの物理的位
置に基づいてリクエストの優先順位を決定する。
バスの一番左または底位置に位置するメモリ制御
装置は最も高い優先順位を割り当てられ、一方一
番高いまたはトツプ位置に位置する中央処理ユニ
ツト（CPU）は最も低い優先順位を割り当てら
れる。更に詳細な情報関連バス動作に関しては
1976年12月28日に発行されたU.S.特許No.4000485
を参照することができる。 タイミング・セクシヨン２０４は、第３図に詳
細に示されている様に、メモリの読出や書込動作
サイクルから、必要な一連のタイミング信号を発
生する回路で構成されている。第１図から分る様
に、このセクシヨンは、セクシヨン２０５，２０
６，２０７，２０８，２１１，２１４に対する信
号を入力し、出力している。 アドレス・セクシヨン２０７は、第２ａ図から
第２ｃ図に詳細に示されている様に、リフレツシ
ユ動作、初期設定、読出書込選択に必要なアドレ
ス信号をデコードし、発生し、分配する回路で構
成されている。セクシヨン２０７は、信号・ライ
ンBSAD０８−BSAD２３やアドレス・ライン
BSAD００−BSAD０７とBSAP００からのアド
レス信号と、BSMREFラインからのメモリ・リ
フレツシユ制御信号を入力する。その上、セクシ
ヨン２０７は、セクシヨン２０４，２１２，２０
５からの制御信号、タイミング信号を入力してい
る。 メモリ初期設定セクシヨン２１２は、メモリ・
サブ・システムを初期値や設定値にクリヤするた
めの通常の回路で構成されている。 読出・書込制御セクシヨン２０８は、通常のレ
ジスタや制御回路で構成されている。レジスタ回
路は、BSWRIT、BSBYTEやアドレス・ライン
BSAD２３の状態に応じて信号を入力し、記憶す
る。制御回路は、レジスタ回路からの信号をデコ
ードし、セクシヨン２０４，２０７，２１０に印
加する信号を発生し、サブシステムが、読出、書
込や書込サイクル後の読出動作（即ち、バイト・
コマンドのため）の実行するかどうかを決めてい
る。 リフレツシユ・セクシヨン２０５は、周期的に
メモリの内容をリフレツシユするための回路で構
成されている。セクシヨン２０５は、セクシヨン
２０４からのタイミング信号と制御信号を入力
し、セクシヨン２０４，２０７，２０８，２１２
へ、リフレツシユ命令制御信号を供給している。
詳細については、リフレツシユ命令
（REFCOM）信号を発生する回路が開示されてい
る米国特許第4185323号明細書を参照されたい。 セクシヨン２０９内の回路ブロツク２０９−４
は、２つのマルチプレクサ回路と、アドレスレジ
スタから構成され、セクシヨン２０６からの信号
を入力する様に接続されている。 マルチプレクサ回路は、通常の回路であり、２
組のバス信号ラインBSDT００−１５とBSDT１
６−３１からデータ・ワードを受取り、出力ライ
ンMDIE０００−０１５とMDIO０００−０１５
を介して、特定のワードを書込動作サイクルの間
に適切なメモリ・モジユールに入力している。即
ち、マルチプレクサ回路は、アンド・ゲート２０
９−１０で生成される信号MOWTES０００によ
り選択的に作動する。その時は、２１２からの初
期設定信号INITTM３１０は２進０（言換える
と、初期設定モードでない。）である。アンド・
ゲート２０９−１０は、バス・アドレス・ビツト
２２（信号BSA２２）の値とメモリ・サブシス
テムが書込動作かどうか（信号BSWRIT）によ
り、信号MOWTES０００を発生している。書込
動作中、信号MOWTES０００は、適切なデー
タ・ワード（バス・ラインBSDT００−１５か
BSDT１６−３１に供給されているワード）を選
択し、適切なメモリ・ユニツトに印加する。これ
は、書込動作がどんなワード境界でも開始できる
様にしている。 読出期間中、マルチプレクサ回路は、バス・ラ
インBSDT００−１５から受取つたモジユール指
定情報をバス・ラインBSAD０８−２３へ供給す
る様に動作する。これは、バス・ラインBSDT０
０−１５に入力されている信号をセクシヨン２０
６の偶数データ・レジスタ２０６−８へ印加して
行われる。次に、バス・ラインBSDT００−１５
を経由して出力されたモジユール指定情報が、回
路ブロツク２０９−４のアドレス・レジスタ・ラ
ツチに入いることになる。これに関しては、本願
発明の理解には関係がないので、ここでは、これ
以上説明しないこととする。 メモリ制御セクシヨン２０６は、３個の３状態
動作のデータ・レジスタ２０６−８，２０６−１
０や、マルチプレクサ回路２０６−１６，２０６
−１８から構成されており、付随している制御回
路により、データをセクシヨン２１０の偶数・奇
数メモリ・ユニツト２１０−２０や２１０−４０
に対して書込、読出ができる。例えば、２倍長読
取動作サイクルでは、オペランドや命令信号が、
ユニツト２１０−２０と２１０−４０から、偶
数・奇数出力レジスタ２０６−８と２０６−１０
へ読出される。書込動作サイクル中、バイト・オ
ペランド信号は、セクシヨン２０９−４を介して
バスから、１対のレジスタ２０６−８，２０６−
１０の左側の部分へ印加され、セクシヨン２１０
の偶数又は奇数ユニツトへ書込まれる。 制御装置２００は、エラー検出・訂正
（EDAC）回路を有している。各ワードは、16デ
ータ・ビツトと６チエツク・ビツトで構成され、
データ・ワード中の１ビツト・エラーを検出・訂
正でき、又、データワード中の２ビツト・エラー
を検出（訂正はできない）する。EDAC回路は、
２組のEDACエンコーダ・デコーダ回路２０６−
１２と２０６−１４で構成されている。これらの
回路は、1978年２月７日発行の米国特許第
4072853号明細書で公開された回路の構成をとる
ことができる。なお、セクシヨン２０６は、デー
タ・ラインBSDT００−１５から受了し、レジス
タ２０９−４に保持された識別情報を、アドレ
ス・ラインBSAD０８−２３を介して返送するこ
とができる。 本願発明においては、ソフト・エラー再書込制
御セクシヨン２１４は、メモリ・セクシヨン２１
０内の各メモリ位置を周期的にアクセスし、各メ
モリ位置から読出しては訂正された情報を再書込
みする回路で構成されており、アルフア粒子やそ
の他のシステムの騒擾により生成したソフト・エ
ラーに対してメモリ２１０が影響を受けにくくし
ている。第１図に示している様に、セクシヨン２
１４は、制御信号をセクシヨン２０５，２１２，
２１３から入力している。このセクシヨンは、制
御信号をセクシヨン２０４，２０６，２０７へ出
力している。 上記のセクシヨンに関する部分は、第２ａ図か
ら第７図を参照しつつ、次に詳細に説明する。 制御装置のセクシヨンの詳細な説明 ここでは、本願発明の理解に必要と思われるセ
クシヨンのみ説明されている。その他のセクシヨ
ンに関する説明については、関連特許出願や米国
特許第4185323号明細書を参照されたい。 セクシヨン２０４及びセクシヨン２０６ 図面第３図は、タイミングセクシヨン２０４を
詳細に説明している。この回路は、入力タイミン
グ・パルス信号TTAP０１０１０とTTAP０２０
１０を通常の図示していない遅延線タイミング発
生回路から入力している。この回路は、米国特許
第4185323号明細書に示されているタイミング発
生回路を使用できる。タイミング発生回路は、信
号MYACKR１０が２進“１”に変化するのに反
応して１対の直列に接続された200nsの遅延線か
ら一連のタイミング・パルスを発生する。これら
のパルスは、セクシヨン２０４によりメモリ動作
サイクルの間、他のセクシヨンのタイミングを設
定する。 又、セクシヨン２０４は、境界信号MYBNDY
０１０、アドレス信号LSAD２２２００とLSAD
２２２１０をセクシヨン２０７から入力し、ソフ
ト・エラー再書込制御信号ALPCNT０１０をセ
クシヨン２１４から入力する。そして、セクシヨ
ン２１２は初期設定信号INITMM１００をセクシ
ヨン２０４へ出力する。境界信号MYBNDM０１
０とソフトエラー再書込制御信号ALPCNT０１
０は、ノア・ゲート２０４−５に印加され、どち
らかが２進１となつた時、信号RASINH０１０を
２進“０”とする。これに直列に接続されたアン
ド・ゲート２０４−７は、初期設定信号INITMM
１００、図示されていないセクシヨン２０５内の
回路で発生したリフレツシユ命令信号REFCOM
１００の論理積をとり、信号RASINH０００を発
生する。ナンド・ゲート２０４−８は、信号
RASINH０００とアドレス信号LSAD２２２１０
の論理積をとり、偶数行ストローブ禁止信号
ERASIH０００を発生する。この信号は、アン
ド・ゲート２０４−１０に印加され、アンド・ゲ
ート２０４−１を介して信号TTAP０１０１０か
ら派生したタイミング信号MRASTT０１０と論
理積をとる。その結果の出力信号MRASTE０１
０は、偶数スタツク・ユニツト２１０−２０の
RASタイミング入力へ印加される。 ナンド・ゲート２０４−１４は、信号RASINH
０１０とLSAD２２２００との論理積をとり、奇
数行禁止信号ORASIH０００を発生する。この信
号は、アンド・ゲート２０４−１７でタイミング
信号MRASTT０１０と論理積をとられ、行タイ
ミング信号MRAST００１０が生成する。この信
号は奇数スタツク・ユニツト２１０のRASタイ
ミング入力へ印加される。 第３図に示されている様に、アンド・ゲート２
０４−１１は、タイミング信号MDECT００１０
を、偶数データ・レジスタ２０６−８の中央部分
のＧ入力端子へ、リフレツシユ命令がない時（信
号REFCOM＝１）に、印加する。同時に、アン
ド・ゲート２０４−１５は、タイミング信号
MDOCT００１０を奇数データレジスタの中央部
分のＧ入力端子へ印加する。遅延線網２０４−１
９は、アンド・ゲート２０４−３，２０４−１
８，２０４−２０に直列に接続されて、タイミン
グ信号MCASTS０１０を生成する。信号
MCASTS０１０は、偶数や奇数のスタツク・ユ
ニツト２１０−２０や２１０−４０のCASタイ
ミング入力に印加される。 偶数、奇数データ・レジスタ２０６−８と２０
６は、３状態に動作する。特に、レジスタは、
TT製のSN74S373の様な、Ｄ型透過ラツチ回路で
構成されている。レジスタ回路の透過とは、Ｇ入
力端子への信号が２進１の間、Ｑ出力端子の信号
はＤ入力端子に印加されている信号に随つて変化
することを意味する。即ち、Ｇ入力端子への信号
が０へ変化する時、Ｑ出力端子の信号は、ラツチ
する。 レジスタ２０６−８，２０６−１０の出力端子
は、１対のデータ・ワード信号を多重にすること
ができる様に、ワイヤード・オアとして共通に接
続されている。この多重は、第１図に示されてい
るレジスタ２０６−８，２０６−１０のそれぞれ
の部分の出力制御（OC）入力端子に入力されて
いる信号MDOTSC０００，MDOTSC０１０，
MDRELB０００の状態を制御することで行われ
る。この動作は、Ｇ入力端子への信号に応動して
作動するレジスタのフリツプフロツプのラツチ動
作とは独立して行われる。 直列に接続されたゲート群２０４−２２から２
０４−２８は、信号MDOTSC１００とMDOTSC
０１０の状態を制御する。アンド・ゲート２０４
−２２は、読出か書込サイクルの開始時に、タイ
ミング信号DLYINN０１０とDLY０２１００を入
力してパルスから識別信号の記憶できる様にして
いる。本願発明の理解には関連がないので、信号
PULS２０２１０は、２進０と考えることができ
る。読出動作中、読出命令信号READCM０００
は、２進０にされ、これは、アンド・ゲート２０
４−２６の出力信号MDOTSC１００を２進０と
し、アンド・ゲート２０４−２８の出力信号
MDOTSC０１０を２進０とする。 信号MDOTSC１００は、２進０の時、レジス
タ２０６−８と２０６−１０の中央部分の内容を
出力端子へ出力可能とする。信号MDOTSC０１
０は、２進１のとき、レジスタ２０６−８と２０
６−１０の右側部分の内容を出力端子に出力する
ことを禁止する。書込サイクル間、読出命令信号
READCM０００が２進１とされている時、アン
ド・ゲート２０４−２６は、信号MDOTSC１０
０を２進１としている。一方ナンド・ゲート２０
４−２８は、信号ALPCNT０００が２進１の
時、信号MDOTSC０１０を２進０とする。これ
により、上記のことと逆の結果が生じる。即わち
信号MDOTSC１００は、エネルギ２０６−８と
２０６−１０の中央部分の内容を出力端子に出力
することを禁止している。同時に、信号
MDOTSC０１０はレジスタ２０６−８と２０６
−１０の右側部分の内容を出力可能とする。信号
ALPCNT０００が２進０ならば、ナンド・ゲー
ト２０４−２８が信号READCM０００に応答し
て、信号MDOTSC０１０を２進０とすることを
妨げる。従つて、レジスタ２０６−８と２０６−
１０の右側部分の内容が出力端子に出力されるこ
とが禁止される。 最後に、セクシヨン２０４は、アンド・ゲート
２０４−３０を含んでいる。このアンド・ゲート
は、遅延線タイミング回路で発生されるタイミン
グ信号DLY４０００１０とDLY２２００１０に
応答して、セクシヨン２１４のソフト・エラー再
書込制御回路をリセツトするのに使用されるリセ
ツト信号RESET０１０を出力する。 セクシヨン２０７ 第２図は、アドレス・セクシヨン２０７の各部
分を図示している。セクシヨン２０７は、入力ア
ドレス・セクシヨン２０７−１、アドレス・デコ
ード・セクシヨン２０７−２、アドレス・レジス
タ・セクシヨン２０７−４、及びリフレツシユ・
初期設定アドレス・レジスタ入力・セクシヨン２
０７−６から構成されている。 セクシヨン２０７−１及び２０７−２ 入力アドレス・セクシヨン２０７−１は、バ
ス・アドレス信号BSAD０４１１０とBSAD０６
１１０を入力する１組の手動選択スイツチ・ブロ
ツク２０７−１０を有している。このスイツチ
は、システムが全容量128kメモリ・モジユール
を有している時、256kメモリの上半分、下半分
を選択する上位バス・アドレス・ビツトを選択す
る。メモリ・モジユールが、64kチツプを用いて
構成されている時、上部スイツチは閉状態に置か
れる。これは、アドレス・ビツト４（信号BSAD
０４１１０）を上位バス・アドレスとして選択す
る。14kチツプの場合は、他のスイツチが閉状態
とされ、アドレス・ビツト６を選択する。 メモリ・モジユールは64kチツプを使用すると
されているので、上部スイツチは閉じられ、他の
スイツチは開かれる。その結果得られる上位ビツ
ト信号BSADX６０１０は、最下位バス・アドレ
ス・ビツト22と21と共に、レジスタ２０７−１２
に記憶される。アドレス・ストローブ信号
ADDSTR０００が２進０とされた時、この３信
号がレジスタ２７０−１２に入力される。このこ
とは、メモリが使用中となつた時（バス・サイク
ル又はメモリ・リクエストを受け入れた時）に起
こる。 レジスタ２０７−１２の出力は、２対１マルチ
プレクサ（通常用いられているSN74S157）の入
力として供給される。図示されている様に、セク
シヨン２１４からの信号APLCNT０００はイン
バータ回路２０７−１６で反転され、信号
ALPCNT０１０として、セクシヨン２０７−１
４の選択入力端子（G₀／G₁）に印加される。信号
ALPCNT０１０が２進０の時、レジスタ２０７
−１２の信号BSAD２２２１０からBSADX６２
１０が選択されて、回路２０７−１４のＹ出力端
子に出力される。信号ALPCNT０１０が２進１
の時、セクシヨン２０７−６からの信号ARAD２
１０１０とARADX６０１０が選択されて、出力
端子Ｙ２とＹ３に出力され、出力端子Ｙ１は２進
０とされる。 図示されている様に、最下位アドレスビツト信
号LSAD２２２１０とLSAD２１２１０は、２進
デコーダ回路２０７−２０の入力端子に印加され
る。最下位アドレス・ビツト信号LSAD２２２１
０とインバータ回路２０７−２２からの反転信号
LSAD２２２００はセクシヨン２０４と２０６に
供給される。上位ビツト信号LSADX６２１０
は、デコーダ回路２０７−２０のゲート作動入力
端子に印加される。反転信号LSADX６２００
は、インバータ回路２０７−３１で作成され、ア
ドレス信号LSAD２２２１０とLSAD２１２１０
と共に、デコーダ回路２０７−３１のゲート作動
入力端子に印加される。上位アドレス信号
LSADX６２１０が２進０の時、デコーダ回路は
作動する。同様に、信号LSADX６２１０は２進
１の時、デコーダ回路２０７−３１は作動する。 ４つのデコード出力DECOD００００から
DECOD３０００は、各々、ナンドゲート２０７
−２４から２０７−２６の中に相異なる２つに接
続されている。０デコード信号DECOD００００
０は、０と１のアドレス・ストローブ信号を発生
するナンド・ゲート２０７−２４と２０７−２６
の入力に接続されている。同様に、１デコード信
号DECOD１０００は、１と２の列アドレス・ス
トローブ信号を発生するナンド・ゲート２０７−
２６と２０７−２８の入力端子に接続されてい
る。次のデコード信号DECOD２０００は、次の
２つの行アドレス・ストローブ信号を発生する２
つのナンド・ゲートの入力端子へ接続されてい
る。最後に、最後のデコード信号DECOD３００
０は、３と０の行アドレス・ストローブ信号を発
生するナンド・ゲート２０７−３０と２０７−２
４に接続されている。同様に、４つのデコード出
力DECOD４０００からのDECOD７０００は、
ナンド・ゲート２０７−３２から２０７−３８の
相異なる２つに接続されている。 第２図に図示されている様に、ナンド・ゲート
２０７−２４から２０７−３０と２０７−３２か
ら２０７−３８は、全て、ナンド・ゲート２０７
−３９で発生する入力信号OVRDEC０００を入
力している。初期設定信号INITMM１００又はリ
フレツシユ命令信号REFCOM１００が、セクシ
ヨン２１２又は２０４内の回路により２進０とさ
れた時、アンド・ゲート２０７−３９は、信号
OVRDEC０００を２進０とする。これにより、
全てのデコード信号（信号DRAST００１０から
DRAST７０１０）を２進１とし、初期設定作動
モード期間中、８つのメモリ位置に同時に書込動
作する様に、又は、リフレツシユ・モード期間
中、リフレツシユ動作する様にしている。偶数行
アドレス・ストローブ信号DRAST００１０と
DRAST２０１０は、偶数スタツク・ユニツト２
１０−２０のRAMチツプに印加される。奇数行
アドレス・ストローブDRAST１０１０と
DRAST３０１０は、奇数スタツク・ユニツト２
１０−４０のRAMチツプに印加される。 セクシヨン２０７−４ 第２図に示されているアドレス・レジスタ・セ
クシヨン２０７−４は、第１図のバス・レシーバ
回路ブロツクを介して印加されるバス・アドレス
信号BSAD０５２１０からBSAD２０２１０を受
け、行アドレス・レジスタ２０７−４０と列アド
レス・レジスタ２０７−４１のそれぞれの入力と
している。又、第２図に図示されている様に、こ
のセクシヨンは、セクシヨン２０７−６から入力
を受け、リフレツシユ・アドレス・レジスタ２０
７−４２と書込アドレス・レジスタ２０７−４３
のそれぞれの入力としている。レジスタ２０７−
４０と２０７−４１のゲート作動入力端子は、セ
クシヨン２０４からのメモリ・ビジー信号
MEMBUZ０１０に接続されている。レジスタ２
０７−４２と２０７−４３のゲート作動入力端子
は、＋5V電源に接続されている。行アドレス・レ
ジスタ２０７−４０のOC入力端子は、信号
INITMM０００，REFCOM０００，MCASTT０
１０に応答して、アンド・ゲート２０７−４４、
インバータ回路２０７−４６及びナンド・ゲート
２０７−４７によつて作成されるタイミング信号
MRASCT０００を入力する様に接続されてい
る。列アドレス・レジスタ２０７−４１のOC入
力端子は、信号INTREF０００とMCASTT０１
０に応答しナンド・ゲート２０７−４８、ナン
ド・ケード２０７−５０で作成されるタイミング
信号MCASCT０００を入力する様に接続されて
いる。信号INTRFE０００は、信号INITMM００
０，REFCOM０００，ALDCNT０００を受け
て、直列に接続されたアンド・ゲート２０７−４
４と２０７−４８で作成される。リフレツシユ・
アドレス・レジスタ２０７−４２のOC入力端子
は、信号INTREF０００，MCASTT０１０，
MCASTT０１０及びINITAL１１０に応答し
て、ナンド・ゲート２０７−４９、ナンドゲート
２０７−５１、インバータ回路２０７−４５で作
成される制御信号MREFCT０００を入力する様
接続されている。 アドレス・レジスタ２０７−４０から２０７−
４３は、各々、前述したSN74S373の様なＤ型透
過ラツチ回路で構成されている。第２図に示され
ている様に、各組のレジスタのそれぞれのアドレ
ス出力端子は、ワイヤード・オアを構成する様に
共通に接続されており、このアドレス信号を多重
化できる様にしている。前述した様に、この様な
多重化は、レジスタ２０７−４０から２０７−４
３の出力制御（OC）入力端子へ印加されている
信号の状態を制御することにより行われる。 特に、出力制御（OC）端子は、回路２０７−
４４から２０７−５１で制御される所謂３状態動
作で作動する様にしている。信号MRASCT００
０，MCASCT０００，MREFCT０００及び
MWRTCT０００の各々が２進１の時は、この信
号により、アドレス信号がレジスタのＱ出力端子
に出力されることを禁止している。前述した様
に、この動作は、レジスタのフリツプフロツプの
ラツチ動作により行つている。 又、回路部２０７−４は、通常の４ビツト２進
全加算回路２０７−５４を有している。この加算
回路２０７−５４は、下位アドレス・ビツト17か
ら20を１づつ増加する様に接続されている。詳細
に説明すると、入力端子Ａ１−Ａ８は、信号
MADD０００１０からMADD０３０１０を入力
している。２進０信号が、入力端子Ｂ１−Ｂ８に
入力されている。アンド・ゲート２０７−５６
は、最下位アドレス信号LSAD２２２１０と
LSAD２１２１０、信号INTREF０００及びタイ
ミング信号DLY０６００１０の状態により、桁
上げ信号MADDUC０１０を発生する。 増加された出力信号MADD００１１１から
MADD０３１１１は、アツダー・サム端子Ｓ１
−Ｓ８に出力され、アドレス・バツフア回路２１
０−２６を介して、第７図の偶数スタツクRAM
チツプに印加される。同様なことは、信号
MADD０４０１０からMADD０７０１０にもあ
てはまる。第７図の偶数スタツクRAMチツプ
は、アドレス・バツフア回路２１０−４０を介し
て、アドレス信号MADD００１０からMADD０
７０１０を入力する様に接続されている。 セクシヨン２０７−６ リフレツシユ及び初期設定レジスタ入力セクシ
ヨン２０７−６は、セクシヨン２０７−４のリフ
レツシユ及び書込アドレス・レジスタに印加され
るアドレス値を生成するリフレツシユ・カウンタ
及び書込アドレス・レジスタを有している。図示
されている様に、リフレツシユ・カウンタ回路
は、２つの直列接続された２進カウンタ２０７−
６０と２０７−６１を有しており、74LS393型の
集積回路で構成されている。カウンタ２０７−６
０は、クロツク信号RADDUC０００を入力して
いる。このクロツク信号は、信号ALPHUC０１
０，INITMM１００，REFCOM０００及び
MCASTT０１０を受けて、反転回路２０７−６
７、オア・ゲート２０７−６６及びアンド・ゲー
ト２０７−６５，２０７−６８で生成される。カ
ウンタは、双方とも、セクシヨン２１２からクリ
ヤ信号MYCLRR０１０を入力する。 書込カウンタも同様に、２つの直例接続された
２進カウンタ２０７−６２及び２０７−６３で構
成されており、リフレツシユ・カウンタ回路から
のREFAD８０１０で駆動されている。カウンタ
は、双方とも、信号MYCLRR０００及び
PWONLL０１０を受けて、ナンド・ゲート２０
７−６９で生成されるクリヤ信号MYCLRR１１
０を入力している。 回路は、カウンタ２０７−６３の追加段として
作動するＤ型フリツプフロツプ２０７−７１を有
している。フリツプフロツプ２０７−７１は、イ
ンバータ回路２０７−７２からの最上位書込アド
レス・ビツト信号WRATA７０１０の反転信号
WRITA７１００を入力する様に接続されてい
る。最初は、信号WRITA７０１０は２進０で、
信号WITA７１００は２進１である。電源投入
時、Ｄ型フリツプフロツプ２０７−７１は信号
MYCLRR１００によりクリヤされる。信号
WRITA７０１０が、最初のパスの終りに２進１
に変化した時、信号WRITA７１００は２進１か
ら２進０へ変化するが、フリツプフロツプ２０７
−７１の状態には影響がない。第２パスの終了
後、信号WRITA７０１０は２進１に戻り、従つ
て信号WRITA７１００は、フリツプフロツプ２
０７−７１を２進０から２進１に変化させる。こ
の時、信号MADROL０００は、２進１から２進
０に変化する。信号MADROL０００はセクシヨ
ン２１２に供給され、初期設定動作の完了を知ら
せるのに使用される。フリツプフロツプ２０７−
７１は、プリセツト端子、Ｄ入力端子それぞれ印
加されている信号PWONLL０１０及び＋5V信号
で作動する。又、ナンド・ゲート２０７−７０
は、信号MYCLRR１００を、セクシヨン２１２
からの信号PWONLL３００及びPWONLL０１０
応答して、クリヤ入力端子に印加する。 第２図に示されている様に、セクシヨン２０７
−６は、２進カウンタ２０７−６４を有してい
る。このカウンタは、書込アドレス・カウンタ２
０７−６３からの信号WRITA７０１０を入力す
る。又、ナンド・ゲート２０７−６９からのクリ
ヤ信号MYCLRRも入力する。ここで説明してい
る様に、このカウンタは、リフレツシユ及び初期
設定回路を補い、ソフト・エラー再書込制御回路
の一部を構成している。 読出／書込制御セクシヨン２０８ セクシヨン２０８の回路の一部は、第５図に詳
細に図示されている。後述の様に回路２０８は、
レジスタ２０８−１０と回路２０８−１２から２
０８−４５で構成されている。レジスタ２０８−
１０は、読出／書込命令を示す信号BSWRIT１
１０及びバス・１ビツト・エラー状態を示す信号
BSYEL０１１０を蓄える。これらの信号は、セ
クシヨン２１１からの信号MYACKR０１０が２
進１に変化する時にラツチされる。信号
REFCOM０００，INITMM０００又はBSMCLR
０００のいずれかが２進０に変化すると、アン
ド・ゲート２０８−１２は、信号CLRMODを２
進１とし、レジスタ２０８−１０を２進０状態に
クリヤする。 書込モード信号LSWRIT０１０及びエラー状
態信号LSYEL００１０は、セクシヨン２１１に
入力する。読出モード信号READMM０１０は、
セクシヨン２１４からの初期設定信号INITAL０
００をも入力しているアンド・ゲート２０８−１
４に入力する。 アンド・ゲート２０８−１４は、読出命令（信
号READMMが２進１）を受けて、システムが初
期設定されていない時、又は、ソフト・エラー再
書込サイクル動作を実行中でない（信号INITAL
０００が２進１）時、信号READMI０１０を２
進１とする。信号READMI０１０が２進１の
時、ノア・ゲート２０８−４０は読出命令信号
READCM０００を２進０とする。アンド・ゲー
ト２０８−４２は、信号READCM０００を受け
て、信号READCM１００を２進０とする。１対
のアンド・ゲート２０８−２３及び２０８−２５
は信号MEREAD０１０及びMOREAD０１０を
２進０とする。これらの信号は、偶数及び奇数ス
タツク・ユニツト２１０−２０，２１０−４０の
読出／書込制御ラインに入力される。しかし、信
号は、第７図に示されている様に、ユニツト２１
０−２０及び２１０−４０中の回路により反転さ
れて、ユニツトを構成する集積回路に入力され
る。 ノア・ゲート２０８−４０への他の入力信号
は、部分書込信号PARTWT０１０である。米国
特許第4185323号で説明されている様に、２サイ
クル動作が必要であるバイト書込や初期設定の様
なメモリ動作がある。同様のことは、再書込サイ
クル動作にもあてはまる。前述した様に、初期設
定や再書込動作の場合、信号INITAL０００は２
進０とされる。これは、バスに入力される命令を
無効とする効果がある。スタツク・ユニツト２１
０−２０と２１０−４０に印加される読出／書込
命令信号MEREAD１０とMOREAD０１０は、
信号PARTWT０１０により生成される。信号
PARTWT０１０は、第１のサイクルの終了まで
２進１に保持され、第２のサイクルを開始させ
る。このサイクル中に、第１のサイクルと同様の
タイミング信号がセクシヨン２０４で生成され
る。第１のサイクル中、読出／書込命令信号は２
進０とされ、第２サイクル中、同信号は２進１と
される。信号PARTWT０１０は、Ｄ型フリツプ
フロツプ２０８−１６とそれらの入力回路２０８
−１７から２０８−２６によつて生成される。フ
リツプフロツプ２０８−１６がスイツチング可能
となるのは、リフレツシユ命令信号MPULSE０
１０、バイト書込信号BYWRIT１００と
BYWRIT２００及び再書込フエイズ２信号
ALPHA２０００を入力して、アンド・ゲート２
０８−１７，２０８−２６，２０８−２７，２０
８−２８及びナンド・ゲート２０８−１８，２０
８−１９，２０８−２０により、プリセツト入力
端子に印加されている信号PWTSET０００が２
進０とされる時である。これにより、フリツプフ
ロツプ２０８−１６は２進１に変化できる。フリ
ツプフロツプ２０８−１６は、反転回路２０８−
２１を介してクロツク入力端子に印加されている
信号DLYW０２０００により２進０状態へ変化
する。＋5V信号はフリツプフロツプ２０６−１８
のクリヤ入力端子に印加され、リセツトすること
を妨げている。同様に、上述の様に、部分書込信
号PARTWT０１０は、２進１とされて、上記の
動作と共に、本願発明の各ソフト・エラー再書込
動作の実行に必要な書込サイクル動作を開始する
前に、読出サイクル動作を開始させる。第１図に
示す様に、部分書込信号PARTWT０１０は、レ
ジスタ２０６−８と２０６−１０の右側部分のＧ
入力端子に印加される。信号PARTWT０１０
は、２進１の時、EDAC回路２０６−１２と２０
６−１４からの出力信号の蓄積を可能とする。 ノア・ゲート２０８−４０に入力している他の
信号MEMNUZ０００とRECOM１１０は、メモ
リ・サイクル動作の開始前及びリフレツシユ・サ
イクル間のそれぞれに２進１とされる。第５図か
ら分る様に、書込サイクル動作期間中、信号
WRITCTが、セクシヨン２０４により２進０と
されている時に、反転回路２０８−１５で生成さ
れる信号WRITCT１１０は、アンド・ゲート２
０８−４０により、信号READCM１００を２進
１へ変化させる。これにより、アンド・ゲート２
０８−２３及び２０８−２４は、信号MEREAD
０１０及びMOREAD０１０を２進１とし、スタ
ツク・ユニツト２１０−２０及び２１０−４０が
書込サイクル動作を実行中であることを示す。こ
の時、セクシヨン２１２からの電源投入信号PW
５ASD０００は通常２進１である。一方書込失
敗信号EWRITA０００及びOWRITA０００は、
エラー状態でない時、２進１である。 第５図に示されている様に、信号EWRITA０
００及びOWRITA０００は、フリツプフロツプ
２０８−４４及び２０８−４５から出力される。
これらのフリツプフロツプは、EDAC回路２０６
−１２及び２０６−１４から、入力として、信号
MDIEWE０１０及びMDIOWE０１０を受けと
る。これらの信号の状態は、信号PAWTWT０１
０が２進１から２進０へ変化した時に、フリツプ
フロツプ２０８−４４及び２０８−４５に蓄積さ
れる。フリツプフロツプ２０８−４４及び４５
は、メモリが作動中でない時（信号MEMBUZ０
００が２進１の時）やクリヤされた時（信号
BSMCLR２１０が２進１の時）に、ノア・ゲー
ト２０８−４６により０にクリヤされる。 メモリ・ユニツト２１０−２０及び２１０−４０
（第７図） 前に述べた様に、ユニツト２１０−２０と２１
０−４０の偶数ワード及び奇数ワードのスタツク
が第７図に詳細に示されている。このスタツク
は、22個の64k×１ビツトRAMチツプ４列で構成
されている。各64kチツプは２つの32、768ビツ
トの記憶素子配列で構成されている。各記憶素子
配列は、128行128列のマトリクスで構成されてお
り、256個のセンス増幅器１組に接続されてい
る。他の64kチツプ構成も、使用できる。メモ
リ・チツプとそれと共に使用されるゲート回路
は、付属基板上に配置されている。各付属基板
は、セクシヨン２０８からの読出／書込命令信号
をそれぞれ入力する２個の反転回路２１０−２０
３，２１０−２０７、セクシヨン２０４からの行
及び列タイミング信号、及びセクシヨン２０７か
らの行デコード信号を入力する４個の２入力ナン
ド・ゲート（２１０−２００から２１０−２０
６，２１０−４００から２１０−４０６）を含ん
でいる。チツプの端子は、本発明の理解に関連の
あるもののみ図示している。他の端子は、図示し
ていないが、通常用いられる様に接続されてい
る。詳細については、関連出願である、本願と同
じ譲渡人に譲られた、米国出願第921292号（1978
年７月３日）の「巡環チツプ選択方法及び回路」
（発明者チエスター・Ｍ・ニビイ及びウイリア
ム・パネピントJr）を参照されたい。 初期設定セクシヨン２１２ 第６図は、セクシヨン２１２の初期設定論理回
路を詳細に示している。図示されている様に、回
路は、電源投入レジスタ・フリツプフロツプ２１
２−１２、初期設定モード・フリツプフロツプ２
１２−１４及びクリヤ・フリツプフロツプ２１２
−１６で構成されている。フリツプフロツプは全
てＤ型フリツプフロツプである。電源投入フリツ
プフロツプ２１２−１は、直列接続された抵抗２
１２−２を介して、バス上の電源投入信号
BSPWON０１０を、クロツク入力端子に入力し
ている。＋5V信号PWONRC０１０は、電源が投
入された時、直列接続された抵抗２１２−４を介
して、フリツプフロツプ２１２−１及び２１２−
１２のクリヤ入力端子に印加される。抵抗−コン
デンサ・フイルタ網は、抵抗２１６−６及びコン
デンサ２１３−８で構成され、クリヤ入力端子に
並列に接続されている。 ２進１出力信号PWONLL０１０は、６個の直
列接続された反転回路で構成された遅延回路２１
２−１０の入力に印加されている。遅延回路２１
２−１０の出力信号PWONLL０１０は、フリツ
プフロツプ２１２−１２のＤ入力端子に印加され
る。信号PWONLL０１０が２進１に変化したの
に伴ない、信号PWONLL０１０が２進１となつ
た時、フリツプフロツプ２１２−１２は信号
REFCOM２１０の立上りで、２進１状態へ変化
する。クリヤ・フリツプフロツプは、信号
MYPWON０１０及びREFCOM２１０に応答し
て、信号MYCLRR０１０を２進１へ変化させ
る。フリツプフロツプ２１２−１２の２進１出力
信号は、初期設定モード・フリツプフロツプ２１
２−１４とクリヤ・フリツプフロツプ２１６−１
６のクロツク入力端子へ印加される。信号
MYPWON０１０の状態の変化は、フリツプフロ
ツプ２１２−１４と２１２−１６とを２進１に変
化させる。REFCOM２１０は、フリツプフロツ
プ２１２−１６を２進０へクリヤする。 これらのフリツプフロツプからの２進１及び２
進０の出力信号は、遅延回路２１２−１０で生成
される信号PWONLL３００と共に、反転回路２
１２−１８，２１２−２０及び２１２−２２を介
して、セクシヨン２０５，２０７，２０９へ出力
される。初期設定モード・フリツプフロツプ２１
２−１６は、セクシヨン２０７の回路が信号
MADROL０００を２進０とした時、２進０へ変
化する。 ソフト・エラー再書込み制御セクシヨン２１４ 第４図は、本願発明の最適な実施例であるソフ
ト・エラー再書込み制御回路の詳細を示す図であ
る。セクシヨン２１４は、カウンタ・セクシヨン
２１４−１及びサイクル位相制御回路セクシヨン
２１４−２より成つている。カウンタ・セクシヨ
ン２１４−１は、メモリ中のすべてのロケーシヨ
ンがアクセスされるように、ソフト・エラー再書
込みサイクル動作を実行するサイクル・タイミン
グを設定する。セクシヨン２１４−２は、夫々の
動作の位相を定めることに使われる制御信号を発
生する。 より詳細には、カウンタ・セクシヨン２１４−
１は、直列に接続された３位の２進カウンタ２１
４−１０，２１４−１２そして２１４−１４、ナ
ンド・ゲート２１４−１６及び反転回路２１４−
１８より成つている。74LS393タイプのチツプで
構成されているカウンタ２１４−１０〜２１４−
１４は、信号REFCOM１００に応答して、各々
のリフレツシユ・サイクルの終わりに１だけ歩進
させられる。このようにして、カウンタ動作は、
リフレツシユ・カウンタ回路と同期させられる。
カウンタの夫々の段から出力される11個のカウン
ト出力は、ナンド・ゲート２１４−１６に印加さ
れる。このゲート２１４−１６は、カウンタによ
り生成されたカウント値を監視すると共に、カウ
ンタの値が予じめ定められている値に達するたび
に、命令信号ALPCOM０００を２進０にする。
この予じめ定められたカウントは、正規のメモリ
動作との干渉が最小となる速度でメモリからソフ
ト・エラーを排除する値となるように選択されて
いる。この速度は、2047回のリフレツシユ・サイ
クルまたはカウント後に再書込みサイクルが実行
できるような速度である。それ故、２時間の期間
以内に、発生するアルフア粒子による汚染または
その他の雑音信号による妨害効果は、512000個の
メモリ・ロケーシヨンから取り除かれる。 第４図からわかるように、反転回路２１４−１
８は、セツト信号ALPSET１１０を発生するた
めに、命令信号ALPCOM０００を反転する。こ
のセツト信号ALPSET１１０は、２進カウンタ
２１４−１０〜２１４−１４のクリア入力端子及
びセクシヨン２１４−２のナンド・ゲート２１４
−２１の入力端子に印加される。信号ALPSET
１１０が２進１にされる時、カウンタ２１４−１
０〜２１４−１４は、新しいカウントの始動のた
めに、すべて２進０にされる。 第４図からわかるように、セクシヨン２１４−
２は、直列に接続された３個の位相制御Ｄ型フリ
ツプフロツプ２１４−２４〜２１４−２６、サイ
クル停止Ｄ型フリツプフロツプ、そしてそれらに
関係する入出力ゲート及び図示のように接続され
ている反転回路２１４−３０〜２１４−３６より
成つている。各々のフリツプフロツプ２１４−２
４〜２１４−２６は、セクシヨン２１２の回路に
より発生された電源投入信号PWONLL０１０に
応答して（即ち、電源投入信号PWONLL０１０
が２進０の時）２進０にクリアされる。バス・ク
リア信号BSMCLR２００が２進０にされる時、
サイクル停止フリツプフロツプ２１４−２７は、
２進０の状態にリセツトされる。 初期設定動作が実行されていない時（即ち、信
号INITMM１００が２進１の時）ナンド・ゲート
２１４−２１は、２進１に設定されている信号
ALPSET１１０に応答して、位相１フリツプフ
ロツプ２１４−２４を２進１に変える。このフリ
ツプフロツプ２１４−２４は、２進１の状態にあ
る時、再書込みサイクル中のリフレツシユ部分を
定める。２進０の出力信号ALPHA1000は、サイ
クル停止フリツプフロツプ２１４−２７のプリセ
ツト端子に印加される。このことにより、フリツ
プフロツプ２１４−２７は、２進１の状態に変え
られる。 メモリ・ビジー信号MEMBUZ０００は、リフ
レツシユ命令に応答して（即ち、信号REFCOM
１１０が２進１に変わる時）２進０に変えられ
る。リフレツシユ・サイクルの終り、即ち、メモ
リ・ビジー信号が２進０から２進１に変わる時、
信号ALPHA１０１０は、位相２フリツプフロツ
プ２１４−２５を２進１に変える。このことによ
り、信号ALPHA２０００は、２進０に変えら
れ、更に、この２進０により、位相１フリツプフ
ロツプ２１４−２４は、アンド・ゲート２１４−
３０を介して、２進０状態にリセツトされる。位
相２フリツプフロツプ２１４−２５は、２進１の
状態にある時、再書込みサイクル・シーケンスの
読出し部分を定める。 ２進１の出力信号ALPHA２０１０は、位相３
フリツプフロツプ２１４−２６の入力端子Ｄに印
加される。パルス信号RRESET０１０が、読出
しサイクル動作の終わりに、セクシヨン２０４の
回路によつて発生される時、パルス信号
RRESET０１０の後縁によつて、フリツプフロ
ツプ２１４−２６は、２進１状態に変えられる。
２進０出力信号ALPHA３０００は、２進０に変
えられると、アンドゲート２１４−３１を介し
て、位相２フリツプフロツプ２１４−２５を２進
０にリセツトする。位相３フリツプフロツプ２１
４−２６の２進１状態は、再書込みサイクルの書
込み部分を定める。書込みサイクルの終りに、信
号ALPHA２０１０が２進０であるので、パルス
信号RRESET０１０は位相３フリツプフロツプ
２１４−２６を２進０状態に変える。 位相２フリツプフロツプ２１４−２５若しくは
位相３フリツプフロツプ２１４−２６のいずれか
２進１の時、アンド・ゲート２１４−３２に印加
されている信号ALPHA２０００若しくは信号
ALPHA３０００は信号ALPCNT０００を２進０
にする。信号ALPCNT０００が２進０にされた
時、セクシヨン２０７の回路は再書込みカウンタ
からアドレス信号を選択し、再書込みサイクル・
シーケンスの読出し及び書込み期間中にそれらを
デコードする。更に、信号ALPCNT０００によ
つてアンド・ゲート２１４−３３は信号INITAL
０００を２進０にする。信号INITAL０００が２
進０になると、セクシヨン２０８の回路が、再書
込みサイクルの読出し及び書込み期間中には、バ
ス命令を受け付けないようにする。 更に、信号INITMM１００とREADCM０００
との双方が２進１である時、アンド・ゲート２１
０−３８は信号INITOR０００を２進１にする。
信号INITOR０００と反転回路２１４−３５によ
り反転された信号ALPCNT０１０との双方が２
進０にされた時、ナンド・ゲートにより、信号
MDRELB０００は、２進０にされる。第１図か
らわかるように、信号MDRELB０００はレジス
タ２０６−８と２０６−１０の右側のセクシヨン
のOC端子に印加される。信号MDRELB０００が
２進０の時、これらのレジスタの内容はレジスタ
の出力端子に出力される。位相３フリツプフロツ
プ２１４−２６が２進０にリセツトされ、信号
ALPHA３０００が２進０から１に変わると、停
止サイクルフリツプフロツプ２１４−２７は、２
進０にされる。このことにより、セクシヨン２０
７のカウンタ回路を１づつ順次に歩進させるオ
ア・ゲート２１４−３４により発生されたアツ
プ・カウント信号状態が変化する。オア・ゲート
２１４−３４は、また、信号REFCOM１１０に
応答して、リフレツシユ・サイクルの終りに歩進
信号を発生する。 動作の説明 第１図〜第７図を参照することにより、本願発
明の最適な実施例の動作が、第８図ａ〜第８図ｃ
に図示されているタイミング・ダイヤグラムを用
いて説明されよう。本願発明の動作を正しく認識
するために、いかにしてリフレツシユ回路と初期
設定回路とが、リフレツシユ動作と初期設定動作
を実行するかを説明することが有用であると思わ
れる。 動作の１例を議論する前に、第９図を参照しよ
う。第９図は、夫々のメモリ読出しまたは書込み
要求の一部として、メモリ・サブシステムに供給
されるメモリ・アドレスのフオーマツトを示す。
高位桁のすなわち最上位のビツト部分は、リクエ
ストを処理するメモリ・モジユール／制御装置を
指定するためにコード化される。アドレス・ビツ
ト４は、アクセスされている制御装置メモリの上
部半分または下部半分のどちらか（すなわち
256k）を選択するために使用される。これらの
アドレス・ビツトは、制御装置２００の回路によ
り処理され、RAMチツプには供給されない。 アドレス・ビツト５〜20は、アドレスされる複
数のRAMチツプ中の22ビツトの記憶ロケーシヨ
ンを決める。 ここに詳細に説明されるように、これらの16ビ
ツトのアドレス・ビツトは、２個の８ビツトのア
ドレス入力として多重化され、ブロツク２１０−
１６及び２１０−４６として示されているアドレ
ス・バツフア回路を介して、第７図に示されてい
る複数のRAMチツプの夫々のアドレス入力端子
Ａ０〜Ａ７に印加される。 下位アドレス・ビツト21〜22は、複数のRAM
チツプのどの行をアドレスするかを決めるために
コード化される。ここで議論されるように、これ
らのビツトは、デコードされ、そして１組の行ア
ドレス・ストローブ信号（RAS信号）を発生す
るために使われる。 これらのRAS信号は、８ビツトの行アドレス
を各々のメモリ・スタツク中の複数のRAMチツ
プの所望の行へラツチする。 第８ａ図は、第１図に示されているセクシヨン
２０５のリフレツシユ回路によるリフレツシユ・
サイクル動作の実行中、必要とされる夫々のタイ
ミング信号を図式的に説明する。前に議論したよ
うに、これらの回路は米国特許第4183323号明細
書に開示された回路の形をとる。回路２０５は、
リフレツシユ・サイクル動作を実行する。リフレ
ツシユ・サイクル動作は、制御装置２００がメモ
リ・サイクルを実行していない時、いかなるメモ
リ・サイクルのためにも待機していない時、また
はメモリ・サイクルを要求していない時、生起す
る。リフレツシユ・サイクルは、メモリ・システ
ムの全ての行／列をリフレツシユするために定め
られた４ミリ秒の時間にわたつて分配されるとい
うことが認識されよう。64KのMOSチツプの場
合、256回のサイクルが、チツプのすべてのセル
をリフレツシユするために必要である。本願発明
のシステムに於いては、１個のリフレツシユ・サ
イクルは、30＋１秒のパルス幅を有するパルス信
号CORREF０００により、15マイクロ秒毎に開
始させられる。信号CORREF０００は、次に、
150＋１秒のパルス幅を有するフアイン・リフレ
ツシユ・タイミング・パルス信号FINREF０００
を発生させる。信号FINREF０００は、リフレツ
シユ命令フリツプフロツプを２進１に変える。第
８図ａからわかるように、結局、信号REFCOM
０１０は、２進１にされる。このようにして、リ
フレツシユ命令信号の反転信号REFCOM０００
は、２進０に変化する。 第２図を参照することにより、信号REFCOM
０００により、ナンド・ゲート２０７−４９がリ
フレツシユ信号MREFCT０００を２進０にする
ということがわかる。２進０の信号MREFCT０
００が、リフレツシユ・アドレス・レジスタ２０
７−４２の出力制御端子OCに印加されると、レ
ジスタ２０７−４２は、リフレツシユ・アドレス
内容を第７図に図示されている偶スタツク・ユニ
ツト２１０−２０と奇スタツク・ユニツト２１０
−４０に供給する。同時に、リフレツシユ命令信
号REFCOM１００により、第３図に図示されて
いるタイミング回路２０４は行アドレス・タイミ
ング信号MRASTE０１０とMRAST００１０を
発生させる。この時、信号REFCOM１００は最
低位桁アドレス・ビツトLSAD２２の状態を無効
にする。更に、第２図からもわかるように、信号
REFCOM１００が２進０である間、アンド・ゲ
ート２０７−３９は信号OVRDEC０００を２進
０にする。このことによりすべてのデコードされ
た行ストローブ信号が無効にされるので、すべて
の行アドレス・ストローブ信号DRAST００１０
〜DRAST７０１０は２進０にされる。このこと
により、リフレツシユ・アドレス内容は、第７図
に図示されている複数のRAMチツプの夫々の行
に格納される。 この結果、第７図に示されているユニツト２１
０−２０と２１０−４０に含まれている複数の
RAMチツプの各々の行は、RAMチツプのロケー
シヨン内のアドレスされた８行に対する読出し動
作が実行された結果、リフレツシユされる。即
ち、セクシヨン２０８からの信号MEREAD０１
０とMOREAD０１０は、２進０であり、これら
２進０の信号により、第７図に示されている複数
のRAMチツプは、読出しサイクル動作を実行す
る。この結果、リフレツシユ命令信号REFCOM
１１０により第５図に示されている回路は信号
MEREAD０１０とMOREAD０１０を２進０に
保持する。この以前には、信号MEMBUZは、２
進１であり、この２進１の信号MEMBUZは信号
MEREAD０１０とMOREAD０１０を２進０に
していた。 第３図より、リフレツシユ命令信号REFCOM
１００がCAS（列アドレス・ストローブ）タイ
ミング信号と信号MDOECT０００及び信号
MDOOCT０００の発生を禁止するということが
わかろう。このことにより、第１図に図示されて
いる出力レジスタ２０６−８と２０６−１０への
情報の読出しばかりでなく、スタツク・ユニツト
２１０−２０と２１０−４０内のロケーシヨンへ
の情報の書込みが、禁止される。 リフレツシユ・サイクル動作の終わりはパルス
信号REFRES０００の前縁により示され、信号
REFRES０００はリフレツシユ命令フリツプフ
ロツプを２進０にリセツトする。このことによ
り、信号REFCOM０１０は、２進０にされる。
信号REFCOM０１０の後縁により、第２図に示
されているアンド・ゲート２０７−６８は信号
RADDUC０００を２進０から２進１にする。信
号RADDUC０００により、リフレツシユ・カウ
ンタ２０７−６０のアドレス内容は１づつ歩進さ
せられる。このアドレスの変化は、第８図ａに示
される如く、信号MADDXXの変化により、リフ
レツシユ・アドレス・レジスタ２０７−４２に転
送される。 ８ビツト・カウンタ２０７−６２は、制御装置
２００が初期設定モードで動作することを可能に
するリフレツシユ・カウンタ２０７−６０に加算
される。カウンタ２０７−６２は、制御装置２０
０が初期設定モード動作にある時（即ち、信号
INITMM０１０が２進１である時）、アドレスさ
れた記憶ロケーシヨンに“０”を書込むために必
要なCASアドレスを供給する。 第８ｂ図は、メモリ初期設定セクシヨン２１２
の回路と第２図の書込みアドレス・カウンタ回路
による初期設定サイクル動作の実行中、必要とな
る夫々の信号を図式的に説明する。見られるよう
に、電源が投入されると、バス電源投入過渡状態
が作り出され、その結果、信号BSPWON０１０
は、２進１に変わる。第６図からわかるように、
この状態変化は、フリツプフロツプ２１２−１に
ラツチされる。即ち、フリツプフロツプ２１２−
１は、信号PWONLL０１０を２進１に変える。
信号PWONLL０１０は、回路２１２−１０によ
り遅延させられた後、フリツプフロツプ２１２−
１０を２進１に変える。第８ｂ図からわかるよう
に、初期設定モード・フリツプフロツプ２１２−
１４は、リフレツシユ命令信号REFCOM１１０
に応答して、２進１に変わる。この以前には、第
２図に図示されているフリツプフロツプ２０７−
７１からの信号MADROL０００は、信号
RWONLL３００により、２進１に変えられてい
た。このことにより、初期設定モード・フリツプ
フロツプ２１２−１４は、２進０状態にクリアさ
れていた。 リフレツシユ命令信号REFCOM１１０は、前
に記載された方法で発生される。第５図に図示さ
れている読出し／書込み制御セクシヨン２０８の
回路は、部分的書込み信号PARTWT０１０を２
進１に変えるということに注意しよう。即ち、ア
ンド・ゲート２０８−１８により、信号
REFCOM１１０とINITMM０１０は、信号
PWTSET２００を２進１に変える。このことに
より、フリツプフロツプ２０８−１６は、タイミ
ング信号DLYW０２０００の発生と共に２進１
に変わる。 タイミング・セクシヨン２０４の図示されない
タイミング発生回路により発生された第８ｂ図に
示される２つのサイクルのうちの最初のサイクル
の間、８行の記憶ロケーシヨンをリフレツシユす
る動作が実行可能となるように、２進１の信号
RARTWT０１０によりアンド・ゲート２０８−
４２は信号MEREAD０１０とMOREAD０１０
を２進０に保持する。即ち、リフレツシユ命令信
号REFCOM１１０が２進１に変えられることに
より、タイミング発生回路は最初のサイクルのタ
イミング・パルス列を発生する。この結果、信号
DLYINN００１０は、２進１に変えられる。信号
PARTWT０１０は２進１にとどまり、この最初
のサイクルの終わりに、信号DLYINN０１０は、
２進１に変えられる。このことにより、最初に発
生されたものと同じタイミング信号列が発生され
る。信号PARTWT０１０が２進１に変えられる
のに先立ち、信号MEREAD０１０とMOREAD
０１０は、信号MEMBUZ０００とREFCOM０１
０が２進１にされている故に、２進０になつてい
る。 上記に記載された如く、リフレツシユ・サイク
ル動作の間、リフレツシユ命令信号により、リフ
レツシユ・アドレス・レジスタ２０７−４２はリ
フレツシユ・アドレス内容を奇及び偶スタツク・
ユニツト２１０−２０と２１０−４０に供給し、
タイミング回路２０４は行アドレス・タイミング
信号MRASTE０１０とMRASTO０１０を発生
し、そしてすべてのデコードされた行ストローブ
信号を２進１にする。上記に記載された結果によ
り、第７図に図示された複数のRAMチツプの８
行の記憶ロケーシヨンは、リフレツシユされる。 制御装置２００が初期設定モードにあるので、
信号INITMM１００は、第２図のアンド・ゲート
がリフレツシユ・サイクルの終わりにリフレツシ
ユ歩進信号RADDUC０００を２進１にすること
を禁止する。それ故に、リフレツシユ・アドレ
ス・カウンタ２０７−６０と２０７−６１の内容
は、不変にとどまる。 第８ｂ図からわかるように、RAS及びCAS両
タイミング信号が発生される間に、次のサイクル
が始まる。それによつて、第７図の複数のRAM
チツプの夫々の８行の記憶ロケーシヨンに２進０
情報を書込むことが可能となる。即ち、第３図か
らわかるように、初期設定信号INITMM１００が
２進０にされると、タイミング信号MRASTE０
１０とMRAST００１０の発生が可能となる。第
８ｂ図と第３図よりわかるように、タイミング回
路２０４は、この時信号REFCOM１００が２進
１であるので、信号MCASTS０１０を発生す
る。前に記載された方法で、リフレツシユ・アド
レス・レジスタ４２のリフレツシユ・アドレス内
容は、信号INITMM０００が信号MREFCT００
０を２進０状態にしている故に、奇及び偶スタツ
ク・ユニツト２１０−２０と２１０−４０に供給
される。行アドレス信号は、信号MRASTE０１
０とMRAST００１０に応答して、第７図に図示
されている複数のRAMチツプの夫々の行に格納
される。 第２図からわかるように、電源投入信号
PWONLL０１０が２進１にされると、書込みカ
ウンタ２０７−６２と２０７−６３は２進０にク
リアされた。書込みカウンタの内容は、順次に、
書込みアドレス・レジスタ２０７−４３に転送さ
れる。第２図に示されているナンド・ゲート２０
７−５１は、信号MCASTT０１０とINITAL１
１０に応答して、信号MWRTCT０００を２進０
にする。このことにより、書込みアドレス・レジ
スタ２０７−４３は、その列アドレス内容をスタ
ツク・ユニツト２１０−２０と２１０−４０に供
給する。信号INTREF０００が信号INITMM００
０により２進０にされているので、加算器２０７
−５４は、列アドレス内容を、変えることなし
に、偶スタツク・ユニツト２１０−２０に供給す
る。 第８ｂ図からわかるように、部分的書込み信号
PARTWT０１０が２進０に変わることにより、
読出し命令信号READCM０００は２進１に変わ
る。第５図からわかるように、フリツプフロツプ
２０８−１６は、読出し命令信号REFCOMM１
１０が２進０に変わつた後、タイミング信号
DLY４０００１０に応答して、２進０に変わ
る。信号READCM０００により、アンド・ゲー
ト２０８−４２は、タイミング発生回路２０４か
らの書込みタイミング信号WRITCT０００に応
答して、信号READCM１００を２進０に変え
る。このことにより、アンド・ゲート２０８−２
３と２０８−２５は順番に信号MEREAD０１０
とMOREAD０１０を２進０に変える。それ故
に、第７図に図示される複数のRAMチツプは、
偶及び奇データ・レジスタ２０６−８と２０６−
１０に置換された２進０がそこに書込まれている
間、同時に選択された８つのチツプ位置に対する
書込みサイクル動作が実行できる状態にされる。
即ち、セクシヨン２１２からの初期設定信号
INITMM３１０は、第６図に示されている初期設
定モードフリツプフロツプ２１２−１４をセツト
することにより２進１にされると、データ・イン
MUX_s２０９−４の活性化を禁止する。この結
果、レジスタ２０６−８と２０６−１０の最も左
側のセクシヨンに置数された２進０は、信号
MDOTSC０１０に応答して、スタツク・ユニツ
ト２１０−２０と２１０−４０に入力として供給
される。この時、信号MDOTSC０００と
MDRELB０００は、２進１であり、これらの２
進１信号は、レジスタ２０６−８と２０６−１０
の中央及び最も右側のセクシヨンがその出力端子
に信号を出力することを禁止する。 書込みサイクルの終わりに、第８図ｂに示され
るように、信号MCASTT０１０は、２進０に変
わる。このことにより、第２図に図示されるアン
ド・ゲート２０７−６８は、信号WTCAST０１
０を２進０にし、信号RADDUC０００を２進１
から２進０にする。このことにより、直列に接続
されたリフレツシユ及び書込みカウンタ回路２０
７−６０〜２０７−６３は、カウント１づつ歩進
させられる。パルスCORREF０００により指定
された次の15マイクロ秒の期間の初めに、第８ｂ
図に示される動作シーケンスは、第２図に示され
るリフレツシユ及び書込みカウンタ回路により特
定された次のアドレス信号を用いることにより繰
り返される。 上記の動作を繰り返すことにより、ユニツト２
１０−２０と２１０−４０のすべてのデコードさ
れたロケーシヨンは、“０”に初期設定される。
デコードは受け付けられないので、２進０が複数
の64KRAMチツプの８行の各々のアドレスされ
たロケーシヨンに同時に書込まれる。それ故に、
メモリ・サブシステムを初期設定するために必要
とされる総時間数が軽減される。 初期設定動作の完成は、第２図に示されるフリ
ツプフロツプ２０７−７１を２進１に変えること
により示される。このことにより、信号
MADROL０００は２進０に変えられ、この信号
MADROL０００は、次に、初期設定モード・フ
リツプフロツプ２１２−１４を２進０状態にクリ
アする。第２図からわかるように、フリツプフロ
ツプ２０７−７１は、書込みアドレス・ビツト信
号WRITAT１００が２進０から２進１状態に変
わる時（即ち、“０”から“１”に立ち上がる
時）、２進１に変わる。このことは、ビツト信号
WRITA７０１０が２進１から、最後のアドレス
位置が書込まれてしまつたことを示す２進の０に
変わる時、起こる。 上記のことから、どのようにして、すべてのデ
コードされたロケーシヨンがアドレスされ、そし
て２進０に初期設定されるかを知る。すべてのロ
ケーシヨンをアドレスするために、そこに供給さ
れているアドレス信号から導びかれたデコード信
号を無効にするかわりに、カウンタ２０７−６４
は第２図に示されるリフレツシユ及び書込みアド
レス・カウンタ２０７−６０〜２０７−６３に直
列に接続される。このカウンタは、ここに開示さ
れた本願発明の原理に従つて、２つのユニツト２
１０−２０と２１０−４０との同じロケーシヨン
をアドレスするために用いられるアドレス・ビツ
トLSAD２１とLSADX６を発生する。 第８ｃ図は、ソフト・エラー再書込みサイクル
動作を実行する本願発明の動作を説明するために
使用される。この動作は、制御装置２００に付加
される論理回路の総数を最小にするように、リフ
レツシユ及び初期設定サイクル動作を拡張するこ
とにより、与えられる。初期設定モードは制御装
置を立ち上げている間のみ起こるので、ソフト・
エラー再書込みサイクルはリフレツシユ・サイク
ル動作と同期して起こる。サイクルの発生頻度は
信号ALPCOM０００により定められる。この信
号が、カウンタ２１４−１０，２１４−１２そし
て２１４−１４からのすべての“１”入力によ
り、２進０にされる時、２つの事が発生する。そ
の１つは、カウンタ２１４−１０，２１４−１２
及び２１４−１４がリセツトされることであり、
その結果２進１に駆動された信号ALPSET１１
０により、上記カウンタは２進０からカウントを
開始する。２つめは、位相１フリツプフロツプ２
１４−２４が、２進１にセツトされるということ
である。 第８ｃ図からわかるように、位相１フリツプフ
ロツプ２１４−２４を２進１にセツトすることに
より、サイクル停止フリツプフロツプ２１４−２
７は、２進１に変えられる。本願発明のために、
この信号はソフト・エラー再書込みサイクルの発
生とその継続時間を表示する。 位相１フリツプフロツプ２１４−２４は正規の
リフレツシユ・サイクルが発生している間の周期
または時間幅を決定する。このサイクルは、第８
ａ図を参照して議論された方法で実行される。リ
フレツシユ・サイクルの終了は、メモリ・ビジー
信号MEMBUZ０００を２進１にすることで示さ
れる。このことにより、位相２フリツプフロツプ
２１４−２５は、２進１に変えられる。このこと
により、信号ALPHA２０００は、位相１フリツ
プフロツプ２１４−２４を２進０にリセツトす
る。常態では、第８ｃ図からわかるように、リフ
レツシユ及び書込みカウンタ回路は、リフレツシ
ユ・サイクルの終わりに、歩進させられる。しか
しながら、ソフト・エラー再書込みサイクルは、
この時に実行されるので、サイクル停止フリツプ
フロツプ２１４−２７をセツトすることにより、
アツプ・カウント信号ALPHUC０１０は２進１
にされる。このことにより、次に、第２図に示さ
れるアンド・ゲート２０７−６５は、信号
INITUC０００を２進１にし、信号INITUC００
０により信号RADDUC０００は、２進１にされ
る。このことにより、この時、リフレツシユ及び
書込みカウンタの歩進が妨げられる。 第８ｃ図からわかるように、位相２フリツプフ
ロツプ２１４−２４をセツトすることにより、第
５図に示される部分的書込みフリツプフロツプ２
０８−１６は、２進１に変えられる。即ち、信号
ALPHA２０００は、２進０に変えられた時、信
号BYWRIT０１０を２進１にする。ナンド・ゲ
ート２０８−１９は、信号MPULSE０１０が発
生する時、信号PWTSET１００を２進０にす
る。このことにより、信号PWTSET０００は、
２進０にされ、この信号PWTSET０００によ
り、フリツプフロツプ２０８−１６は、２進１状
態にされる。部分的書込みフリツプフロツプ２０
８−１６をセツトすることは、タイミング発生回
路２０４が２つのタイミング信号列を発生すると
いうことを意味する。その１つは、書込みサイク
ルに続く読出しサイクルのためのものである。フ
リツプフロツプ２０８−１６が２進１に変われ
ば、読出し命令信号MEREAD０１０と
MOREAD０１０は、２進０に変えられる。 第４図からわかるように、信号ALPCNT００
０は、位相２フリツプフロツプ２１４−２５が２
進１に変えられる時、２進０に変えられる。この
信号により、第２図に示される多重化回路２０７
−１４は、アドレス信号源として、信号ARAD２
１０１０とARADX６０１０をカウンタ２０７−
６４から選択する。第２図からわかるように、最
下位桁アドレス・ビツトLSAD２２は、２進０に
される。アドレス・ビツトLSAD２２が２進０に
されることによりビツトLSAD２２を除去して、
第２図に示されるアドレス・デコード装置を利用
出来るように１偶スタツク・ユニツト２１０−２
０からダブル・ワード動作を開始する。ビツト21
とX6は、データ・レジスタ２０６−８と２０６
−１０に読出されるべき、スタツク・ユニツト２
１０−２０と２１０−４０にあるワード・ロケー
シヨンの内容を決める。これらのビツトは、ビツ
ト22と共に、適当なデコード行アドレス・ストロ
ーブ信号を２進１にするデコード回路によりデコ
ードされる。 更に、信号ALPCNT０１０は、位相２フリツ
プフロツプ２１４−２５が２進１に変えられる
時、２進１に変えられる。この信号により、第３
図に示されるタイミング回路２０４は、読出しサ
イクル動作の間、スタツク・ユニツト２１０−２
０と２１０−４０双方を循環するタイミング信号
を発生するようにされる。即ち、信号ALPCNT
０１０は、信号RASINH０１０を２進０にする。
このことにより、順次に、ナンド・ゲート２０４
−８と２０４−１４は、信号ERASIH０００と
ORASIH０００を２進１にし、これらの信号
ERASIH０００とORASIH０００により、タイミ
ング信号MRASTE０１０とMRAST００１０
は、偶及び奇スタツク・ユニツト２１０−２０と
２１０−４０に供給される。そのうえ、ナンド・
ゲート２０４−１１と２０４−１５により、タイ
ミング信号MDOECT０１０とMDOOCT０１０
は、次々と、偶及び奇レジスタ２０６−８と２０
６−１０に供給される。 読出し動作は、カウンタ２０７−６４ばかりで
なくリフレツシユ及び書込みアドレス・カウンタ
により決められた１組のロケーシヨンに対して実
行される。即ち、前に記載された方法で、リフレ
ツシユ及び書込みアドレス・カウンタ２０７−６
０〜２０７−６３のアドレスの内容は、リフレツ
シユ・アドレス及び書込みアドレス・レジスタ２
０７−４２と２０７−４３に夫々供給される。 第２図からわかるように、アンド・ゲート２０
７−４８が信号INTREF２００を２進０にするこ
とにより、信号ALPCNT０００は、行アドレス
信号の記憶を可能にする。このことにより、ナン
ド・ゲート２０７−４９は、信号MREFCT００
０を２進０にし、この信号MREFCT０００によ
り、リフレツシユ・アドレス・レジスタ２０７−
４２のアドレス内容は、偶及び奇スタツク・ユニ
ツト２１０−２０と２１０−４０に供給される。
行アドレス信号は、デコーダ回路２０７−２０と
２０７−３１からの出力により指定された、第７
図に示される複数のRAMチツプの中にある、１
組の行に格納される。前に記載されたように、ア
ドレス信号は、行アドレス・タイミング信号
MRASTT０１０に応答して発生された偶及び奇
行アドレス・ストローブ信号MRASTE０１０及
びMRASTO０１０に応答して、格納される。 同様な方法で、書込みアドレス・レジスタ２０
７−４３のアドレス内容を表わす列アドレス信号
は、すべてのRAMチツプの中に格納される。も
つと詳細には、タイミング発生回路２０４からの
信号MCASTT０１０と信号INITAL１１０によ
り、第２図に示されているナンド・ゲート２０７
−５１は、信号MWRTCT０００を２進０にす
る。このことにより、書込みアドレス・レジスタ
２０７−４３は、そのアドレス内容をスタツク・
ユニツト２１０−２０と２１０−４０に供給す
る。これらの信号は、列アドレス信号MCASTS
０１０に応答して、第７図に示される複数の
RAMチツプに格納される。 位相２フリツプフロツプ２１４−２５を切換え
ることにより、部分的書込みフリツプフロツプ２
０８−１６は、２進１状態に変わる。このことに
より、信号READCM０００が２進０に変えら
れ、読出し動作サイクルが決められる。信号
READCM０００は、この時、２進０であり、こ
の信号READCM０００により、信号MEREAD０
１０とMOREAD０１０は、２進０にされる。そ
れ故、選択された１組の行に関する複数のRAM
チツプは、読出し動作が実行できるようにされ、
そこに於いて、それらの内容は、信号MDOECT
００１０とMDOOCT００１０夫々により既に活
性化された偶及び奇データ・レジスタ２０６−８
と２０６−１０に読出される。この時、読出し命
令信号READCM０００は、信号MDRELB０００
を２進１に保持する。このことにより、レジスタ
２０６−８と２０６−１０の最も右側のセクシヨ
ンの内容が、その出力端子に出力されることが禁
止される。そのうえ、読出し命令信号READCM
０００により、回路２０４は信号MDOTSC１０
０を２進０にし、信号MDOTSC０１０を２進１
にする。このことにより、レジスタ２０６−８と
２０６−１０の最も左側のセクシヨンの内容が、
その入力端子に供給されることが禁止される。こ
の時、読出されたワード内容は、レジスタ２０６
−８と２０６−１０の中央のセクシヨンに格納さ
れ、EDAC（エラー検出及び訂正）回路２０６−
１２と２０６−１４に供給される。 読出しサイクル動作の間、１組のロケーシヨン
から読出されたワードは、EDAC回路２１０−１
２と２１０−１４に含まれるエラー検出回路によ
り、エラーがあるかどうかチエツクされる。ワー
ドの中にあるいかなる１ビツト・エラーも、
EDAC回路２１０−１２と２１０−１４に含まれ
ているエラー訂正回路により訂正される。信号
PARTWT０１０が２進１であるから、訂正され
たワードは、第８ｃ図に示される信号MCASTT
０１０の次の発生により決められた期間内に、レ
ジスタの最も右側のセクシヨンに置数され、再び
スタツク・ユニツト２１０−２０と２１０−４０
に書き戻される。 １ワード中に１ビツト以上のエラーが発生した
ことが検出されれば、EDAC回路２０６−１２と
２０６−１４のうちの１つは、信号MDIEWE０
１０または信号MDIOWE０１０を２進１状態に
する。このことにより、順次、第５図に示される
偶書込み阻止フリツプフロツプ２０８−４４また
は奇書込み阻止フリツプフロツプ２０８−４５
は、部分的書込み信号が２進０から２進１状態に
変わる時、２進１状態にセツトされる。ここに説
明されたように、本来の情報のエラー状態は保護
され、書込み動作は阻止される。 タイミング発生器２０４が信号RESET０１０
を発生すると、位相３フリツプフロツプ２１４−
２６は、２進１状態の信号ALPHA２０１０によ
り、２進１にされる。第８ｃ図からわかるよう
に、位相２フリツプフロツプ２１４−２５は、第
４図に示されるアンド・ゲート２１４−３１によ
り、２進０にリセツトされる。位相３フリツプフ
ロツプ２１４−２６が切換えられることにより、
書込みサイクル動作を実行するために必要とされ
る第２のタイミング信号列が発生させられる。信
号ALPUC０１０が未だに２進１であるので（即
ち、サイクル停止フリツプフロツプ２１４−２７
が未だに２進１であるので）、リフレツシユ、書
込み及びデコード・アドレス・カウンタ２０７−
６０〜２０７−６４のカウントは、信号
RADDUC０００により禁止されている。この故
に、書込み動作は、スタツク・ユニツト２１０−
２０と２１０−４０中の同じ１組のロケーシヨン
に対して、実行される。今、記載された方法によ
り、同じ行及び列のアドレス信号は、アドレス・
ビツト信号ARAD２１０１０とARADX６０１０
により指定された、複数のRAMチツプの中にあ
る、２行に格納される。 第４図から簡単にわかるように、信号
ALPCNT０００とALPCNT０１０の状態は、位
相３フリツプフロツプ２１４−２６が２進１に変
えられていることにより、前と同じ状態にとどま
る。それ故に、リフレツシユ・アドレス・レジス
タ２０７−４２の行アドレス内容は、スタツク・
ユニツト２１０−２０と２１０−４０に供給さ
れ、先行する読出しサイクル動作の間に、信号
MRASTT０１０に応答してアドレスされた、複
数のRAMチツプの中にある、同じ２行に格納さ
れる。 同様の方法で、書込みアドレス・レジスタ２０
７−４３の列アドレス内容は、スタツク・ユニツ
ト２１０−２０と２１０−４０に供給され、信号
MCRSTT０１０に応答して、第７図に示される
複数のRAMチツプに格納される。 第８ｃ図からわかるように、書込みサイクル
間、タイミング発生回路２０４が同じタイミング
信号列を繰り返し発生することにより、アドレス
された１組のロケーシヨンの内容は、レジスタ２
０６−８と２０６−１０に読出される。この時、
部分的書込み信号PARTWT０１０は、２進０で
ある。即ち、部分的書込みフリツプフロツプ２０
８−１６は、信号ALPHA２０００が、この時、
２進１であるので、タイミング信号DLYW０２
００に応答して、２進０にリセツトされる。 読出し命令信号READCM０００と信号
ALPCNT０１０が、２進１であるから、第４図
に示されるナンド・ゲート２１４−３９は、信号
MDRELB０００を２進０にする。このことによ
り、レジスタ２０６−８と２０６−１０の最も右
側のセクシヨンに保持されている訂正された１組
のワードの内容がその出力端子に出力されること
が可能となる。この時、信号READCM０００と
ALPCNT０００は、信号MDOTSC１００と
MDOTSC０１０を２進１にする。このことによ
り、レジスタ２０６−８と２０６−１０の最も左
側のセクシヨンと中央のセクシヨンが、この期間
内に、その出力端子に信号を供給することが禁止
される。 それ故に、前以つてレジスタ２０６−８と２０
６−１０の最も右側のセクシヨンに読出された内
容は、１組のアドレスされたロケーシヨンに書込
まれる。 それ故に、読出された１ワードもしくは２ワー
ド中に発生したいかなる１ビツト・エラーも、シ
ステム中に含まれているエラー検出及びエラー訂
正回路を用いることにより訂正されよう。このよ
うに、いかなるエラーも、アクセスされた１組の
ワードから除去されるから、ソフト・エラーが訂
正不能なダブル・エラーにならないようにされ
る。 しかしながら、ダブル・エラー状態が検出され
ると、その発生状態は、格納され、書込み動作
は、阻止される。即ち、そのような状態が発生し
た場合、信号EWRITA０００と信号OWRITA０
００のうちの１つ、または両方は、２進０にされ
る。このようにして、アンド・ゲート２０８−２
３またはアンド・ゲート２０８−２５は、信号
MEREAD０１０またはMOREAD０１０のうち
の該当する１つを２進０にする。このようにし
て、順次、訂正不能なワードがアドレスされた１
組のロケーシヨンのうちの該当する１つへ書込ま
れることが禁止される。既に記載したように、こ
のことにより、エラー状態は、訂正不能なワード
のままに残される。 第８ｃ図からわかるように、位相３フリツプフ
ロツプ２１４−２６を２進０状態にリセツトする
ことにより、サイクル停止フリツプフロツプ２１
４−２７は、２進０にリセツトされる。これは、
ソフト・エラー再書込みサイクル動作の終わりを
意味する。前に議論されたように、位相３フリツ
プフロツプ２１４−２６は、タイミング回路２０
４からの信号RRESET０１０に応答して、２進
０にリセツトされる。 サイクル停止フリツプフロツプ２１４−２７が
リセツトされると、オア・ゲート２１４−３４
は、アツプ・カウント信号ALPHUC０１０を２
進１から２進０に変える。第８ｃ図からわかるよ
うに、このことにより、デコード・アドレス・カ
ウンタ２０７−６４及び読出しアドレス及び書込
みアドレス・カウンタ２０７−６０〜２０７−６
３は、１だけカウント・アツプされる。即ち、信
号ALPHUC０１０により、カウント信号
RADDUC０００は、２進１から２進０に変わ
る。この結果、ソフト・エラー再書込みサイクル
の終わりにカウンターは、更新される。 本願発明の教えに従つて、カウンタ２１４−１
０，２１４−１２そして２１４−１４は、リフレ
ツシユ・サイクルと同期して動作し続ける。次の
2047個のリフレツシユ・サイクルの発生に追随し
て、ナンド・ゲート２１４−１６は、再び、再書
込み命令信号ALPCOM０００を２進０にする。
この信号ALPCOM０００は、次のソフト・エラ
ー再書込みサイクルの始まりを示している。最大
計数値2048（即ち、2¹¹−１）より１だけ小さい
奇数に設定されたカウンタに同期して、この信号
はアドレス値シーケンスを選択する。このアドレ
ス値シーケンスは、スタツク・ユニツト２１０−
２０と２１０−４０のすべてのロケーシヨンを選
択するリフレツシユ、書込み及びデコード・アド
レス・カウンタ２０７−６０〜２０７−６４に格
納されている。 上記のことは、カウンタ２１４−１０，２１４
−１２そして２１４−１４のかわりに４ビツト２
進カウンタが使用されている装置を例として考え
ることによつて、たやすく理解されよう。この装
置に於いては、再書込み命令信号は、最大カウン
ト16（2⁴）より１だけ小さい、すべての15（2⁴−
１）カウント毎に２進０にされる。例として、メ
モリのワード・サイズは、32ビツトであり、すべ
てのカウンタは、２進０にリセツトされているも
のとする。32の２進アドレツシング能力を持たせ
るために、リフレツシユ・アドレス・カウンタ
は、５ビツト２進カウンタである。このカウンタ
は、次のような連続なアドレス値を発生するだろ
う：０、１、２、……12、13、14、……28、29、
30、31 ０、１、２、……10、11、12、13、14、……
25、26、27、28、29、……etc。 ソフト・エラー再書込みサイクルが始められた
時、４ビツト２進カウンタによつて決められたロ
ケーシヨンのアドレスを指定するカウント・シー
ケンスは、次の通りである： ０、15、30、13、28、11、26、９、24、７、
22、５、20、３、18、１、16、31、14、29、12、
27、８、23、６、21、４、19、２、17、０。 上記のことから、リフレツシユ・カウンタ・ア
ドレスの最初のパスの間、ソフト・エラー再書込
みサイクルは、アドレス値15を持つロケーシヨン
で起こるということがわかる。リフレツシユ・カ
ウンタ・アドレスの次のパスに於いては（即ち、
次の15カウントの後）、ソフト・エラー再書込み
サイクルは、アドレス値30を持つロケーシヨンで
起こる。このことは、既に、記載された如く続
く。カウンタを自由に走らせ、もつて、カウント
値15のすべての発生を検出することにより、ソフ
ト・エラー再書込みサイクルを、不連続な形態
で、すべてのロケーシヨンに対して、実行でき
る。 本発明の教えに従つて、再書込みカウンタ２１
４−１０，２１４−１２及び２１４−１４の現実
のサイズは、正規のメモリ動作への妨害が最小に
なるように、なお、そのうえ必要なエラー・プロ
テクシヨンを持つように選択されている。 上記のことから、いかに本発明の装置が、アル
フア粒子の汚染とシステムへの他の妨害から、メ
モリ・システムを保護するかということが理解さ
れるであろう。このことは、わずかの回路を付加
するだけで実行できる。 多くの変形が、本発明の教えから免脱すること
なく、本発明の装置に対してなされてもよいとい
うことが理解されよう。例えば、再書込み制御セ
クシヨン・カウンタの段数を、正規のメモリ動作
との干渉を最小にすることが要求された時は、増
加または減少させてもよい。もし、必要ならば、
カウンタは、バス１０を介して、プログラムされ
たカウント値を受け取るように接続されてもよ
い。即ち、カウンタは、カウント値が、再書込み
が始められる時点を表わす値に達し、カウンタが
所定の値にリセツトされるまで、各々のリフレツ
シユ命令信号に応答して、１づつ減少させられる
所定値に設定されてもよい。 各々の再書込み期間中、リフレツシユ・サイク
ルの実行を省略するようなその他の変更が、再書
込み制御セクシヨンに対してなされてもよい。し
かしながら、リフレツシユ・サイクルは、簡単で
容易な故に、含まれていた。そのうえ、当業者に
よつて、本発明の装置は、異なるタイプのリフレ
ツシユ回路やエラー検出及び訂正回路、もちろん
異なるタイプのメモリ機構やMOSチツプと共に
用いられてもよい。 本発明は、特許請求の範囲に載され、幾つかの
実施例に示された本発明の精神から逸脱すること
なく、若干の変更を行なうことができる。

【図面の簡単な説明】

第１図はこの発明の装置を組込んだダイナミツ
ク・メモリ・システムのブロツク・ダイアグラム
である。第２図は第１図のブロツク２０７の回路
をより詳細に表わしたものである。第３図は第１
図のブロツク２０４のダイミング回路をより詳細
に表わしたものである。第４図はこの発明のブロ
ツク２１４の回路をより詳細に表わしたものであ
る。第５図はブロツク２０８の書込み／読出し制
御回路をより詳細に表わしたものである。第６図
はブロツク２１２の回路をより詳細に表わしたも
のである。第７図はブロツク２１０−１０及び２
１０−４０のチツプをより詳細に表わしたもので
ある。第８ａ図、第８ｂ図、第8c図はそれぞれは
この発明の動作を説明するために用いられるタイ
ミング・ダイアグラムである。第９図は各メモリ
の読出しまたは書込みリクエストの１部として制
御装置２００に加えられるメモリ・アドレスのフ
オーマツトを示すものである。 ２００……制御装置、２０４……タイミングセ
クシヨン、２０５……リフレツシユ制御セクシヨ
ン、２０６……データ制御セクシヨン、２０７…
…アドレスセクシヨン、２０８……読出し／書込
み制御セクシヨン、２０９……データ入力セクシ
ヨン、２１０……メモリ・モジユール、２１１…
…バス制御回路セクシヨン、２１１……メモリ初
期設定回路セクシヨン、２１３……バス駆動／受
信回路セクシヨン。

Claims (1)

1. 【特許請求の範囲】 １ (i) それぞれが複数ビツトからなる複数のデ
   ータセルがアドレス可能な行および列に排列さ
   れてなるダイナミツク・メモリ、 (ii) リフレツシユ命令信号を周期的に発生する手
   段、 (iii) 行（または列）アドレスの最も大きな値を表
   わす容量を持つており、各リフレツシユ命令信
   号によつて付勢されて１ずつ歩進するアドレス
   用の第１のカウンタ、 (iv) リフレツシユ命令信号に応答して第１のカウ
   ンタによつて示されているアドレスの行（また
   は列）にあるデータセルをリフレツシユするた
   めのリフレツシユ手段、 (v) 受け取つたデータワード内の単一ビツトエラ
   ーを検出し訂正するためのエラー検出・訂正手
   段、 を具備したソフトエラー再書込み制御システムを
   有するダイナミツク・メモリ・システムにおい
   て、 (a) 列（または行）アドレスの最も大きな値を表
   わす容量を持つており、第１のカウンタが予め
   定めたカウント値に達したとき付勢されて１ず
   つ歩進するアドレス用の第２のカウンタ、 (b) 各リフレツシユ命令信号によつて付勢されて
   １ずつ歩進し、且つ、予め定めたカウント値に
   達したとき再書込み信号を発生する第３のカウ
   ンタ、 (c) 再書込み信号に応答して、 第１および第２のカウンタによつて表わさ
   れている結合アドレスのデータセルからデー
   タを読み出し、 そのようなデータをエラー検出・訂正手段
   に供給し、および エラー検出・訂正手段によつて取り出され
   た訂正されたデータを、それが読み出された
   同じデータセルに、再書込み するための再書込み制御手段 を備えたことを特徴とするもの。 ２ 第３のカウンタが再書込み制御信号によつて
   リセツトされることを特徴とする特許請求の範囲
   第１記載のソフトエラー再書込み制御システムを
   有するダイナミツク・メモリ・システム。 ３ 前記第３のカウンタの前記予め定めたカウン
   ト値が数ｋであり、第１および第２のカウンタの
   結合アドレスによつてアドレスすることが可能な
   データセルの全数がｊであり、そしてｊ／ｋ比が
   無理数であることを特徴とする特許請求の範囲第
   ２項記載のソフトエラー再書込み制御システムを
   有するダイナミツク・メモリ・システム。 ４ 前記第１、第２および第３のカウンタが２進
   カウンタであり、前記第３のカウンタの前記予め
   定めたカウント値が２ⁿ−１（但しｎは整数）で
   あることを特徴とする特許請求の範囲第２項記載
   のソフトエラー再書込み制御システムを有するダ
   イナミツク・メモリ・システム。