JPH0194600A - メモリ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 コンピュータのメモリ部に使用される大容量のダイナミ
ックＲＡＭを管理するメモリ管理方式に関し、 ＣＰＵやＤＭＡＣがアクセスできる時間を確保し、かつ
リフレッシュとパトロールの競合防止の待ち時間と判定
回路を節約することを目的とし、リフレッシュとパトロ
ールのタイミングを一元的に発生させるタイミング発生
部とリフレッシュ及びパトロールをそれぞれ時間的に等
間隔に行わせるタイミング選択部とを備えるように構成
する。

〔産業上の利用分野〕

本発明は、コンピュータのメモリ部に使用される大容量
のダイナミックＲＡＭを管理するメモリ管理方式に関し
、特に、時間と回路とを軽減したメモリ管理方式に関す
る。

〔従来の技術〕

コンピュータのメモリに大容量のダイナミックＲＡＭを
採用している場合、メモリを正常に動作させるためには
、そのメモリに対して下記の管理を行わなければならな
い。

■リフレッシュ（データの再書込み）。

■パトロール（ソフトエラーの検出及ヒエラーの修復）
。

第６図は、従来のメモリ管理回路の一例を示す構成図で
ある。第６図において、６１はプロセッサ（ＭＰＵ）　
、６２はそのメモリ部としてのダイナミックＲＡＭであ
る。プロセッサ６１とダイナミックＲＡＭ６２の間には
、データの再書込みを行うリフレッシュ回路６３とソフ
トエラーの検出及び修復を行うパトロール回路６４とが
配設されていて、それぞれ独立にタイミングを発生させ
る回路を備え、リフレッシュとパトロールとは同一のメ
モリに対して別々に行われる。リフレッシュ回路６３と
パトロール回路６４との間には、判定回路６５が介設さ
れていて、リフレッシュとパトロールを同時に行おうと
すると、それらの間に優先順位を決定し、順位の高い方
を先に行うようになっている。

〔発明が解決しようとする問題点〕

しかし、上記従来の方法では、リフレッシュとパトロー
ルが連続して行われる場合に、ＣＰＵやＩ）ＭＡＣが長
時間にわたってメモリを使用できなくなる可能性がある
。また、リフレッシュとパトロールのうち優先順位の低
い方は、優先順位が高い方を常に監視し、メモリをアク
セスしようとする際に、相手方がメモリをアクセスしな
いかを必ず一定時間の間確認しなければならない。この
期間もメモリ管理のための時間に含まれ、やはりＣＰＵ
やＤＭＡＣはメモリをアクセスできない。

本発明は、このような問題点に鑑みて創案されたもので
、ＣＰＵやＤＭＡＣがアクセスできる時間を確保し、か
つリフレッシュとパトロールの競合防止の待ち時間と判
定回路を節約するメモリ管理方式を提供することを目的
とする。

〔問題点を解決するための手段〕

本発明において、上記の問題点を解決するための手段は
、メモリへデータの再書込みを行うリフレッシュ回路と
、ソフトエラーの検出及び修復を行うパトロール回路に
よりダイナミックＲＡＭを管理するメモリ管理方式にお
いて、リフレッシュとパトロールのタイミングを一元的
に発生させるタイミング発生部とリフレッシュ及びパト
ロールをそれぞれ時間的に等間隔に行わせるタイミング
選択部とを備えたメモリ管理方式によるものとする。

〔作用〕

本発明では、従来のようにリフレッシュ回路とパトロー
ル回路のそれぞれにタイミング発生回路を持たせるので
なく、タイミング発生部でリフレッシュとパトロールの
タイミングを一元的に発生させ、リフレッシュとパトロ
ールとがそれぞれ等間隔のタイミングで行われるように
、タイミング選択部が一元的なタイミングを両方の回路
へ分配するものである。

リフレッシュとパトロールの両方共、メモリをアクセス
する間隔を常に一定にすることでＣＰＵやＤＭＡＣがア
クセスできる時間を確保し、かつリフレッシュとパトロ
ールの競合防止の待ち時間をなくすことができる。

〔実施例〕

以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例の構成図である。

第１図において、１はプロセッサ、２はメモリ部として
のダイナミックＲＡＭである。ダイナミックＲＡＭ２に
対しては、データの再書込みを行うリフレッシュ回路３
と、ソフトエラーの検出及び修復を行うパトロール回路
４とが配設されているが、それらの回路３及び４には共
通のタイミング発生回路５が接続されている。

第２図は、上記タイミング発生回路５の一実施例の構成
図である。第２図において、タイミング発生回路は、タ
イミング発生部５１とタイミング選択部５２とを直列に
接続され、タイミング選択部５２にはカウンタ部５３が
付設されている。

タイミング発生部５１は、第３図に示す如く、リフレッ
シュとパトロールを行うタイミングを発生させる部分で
ある。即ち、リフレッシュを行うタイミングがｎ１回／
ｌ１秒、パトロールを行うタイミングがｎ２回／　ｔ、
２秒であるとき、第３図におけるｔ、ａ、ｂを、ａ　／
　ｔ≧ｎｌ／ｌｌかつｂ／ｌ≧ｎ２／１２であるように
選定してパルスを発生させれば、その間隔は、リフレッ
シュ及びパトロールを行う時間の条件を満たした状態で
常に一定を保つことになる。

カウンタ部５３はタイミング発生部５１で発生したタイ
ミングをカウントし、そのタイミングをリフレッシュに
使うかパトロールに使うかを決定する部分である。

タイミング選択部５２はカウンタ部５３からの指示によ
り、タイミング発生部５１からのパルス信号をリフレッ
シュ回路とパトロール回路に振分ける部分である。第４
図に示す如く、タイミング発生部５１からパルス信号が
ｔ／（ａ＋ｂ）の間隔で送られて来ると、カウンタ部５
３が３回カウントする間はこれをリフレッシュタイミン
グ信号とし、次の５回はパトロールタイミング信号とす
る。

第５図は、上記の具体的な一実施例を示す動作説明図で
ある。リフレッシュを２５６回／４ｍｓ。

パトロールを２２０回／１ｈｒｓ間隅で行う場合、２５
６回 ｍｓ １０５０９４１回 ｈｒｓ タイミング発生部５１のタイミング間隔は１５．５μｓ
ｉきに１回で、リフレッシュを２２０回行った後にパト
ロールを１回行えば、リフレッシュとパトロールの条件
を満たすことができる。

〔発明の効果〕

以上、説明してきたとおり、本発明によれば、ダイナミ
ックＲＡＭのリフレッシュとパトロールの競合防止回路
をなくして回路量を軽減し、待ち時間を節約すると共に
、リフレッシュとパトロールを等間隔に行うことにより
ＣＰＵやＤＭＡＣがメモリをアクセスする時間を安定的
に確保できるメモリ管理方式を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、 第２図は本発明の一実施例の部分構成図（タイミング発
生回路の構成図）、 第３図〜第５図は実施例の動作説明図、第６図は従来例
の構成図である。 １．６１ｉプロセツサ、 ２．６２ｉダイナミックＲＡＭ。 ３．６３；リフレッシュ回路、 ４．６４；パトロール回路、 ５；タイミング発生回路、 ５１；タイミング発生部、 ５２；タイミング選択部、 ５３；カウンタ部、 ６５；判定回路。 争 第１図 第２図 第３図 第４図 従朱例の肴成図 第６図

Claims (1)

【特許請求の範囲】
1. メモリへデータの再書込みを行うリフレッシュ回路（３
   ）とソフトエラーの検出及び修復を行うパトロール回路
   （４）によりダイナミックＲＡＭ（２）を管理するメモ
   リ管理方式において、リフレッシュとパトロールのタイ
   ミングを一元的に発生させるタイミング発生部（５１）
   と、リフレッシュ及びパトロールをそれぞれ時間的に等
   間隔に行わせるタイミング選択部（５２）とを備えたこ
   とを特徴とするメモリ管理方式。