JPS6116351A - システムメモリ用単一誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシステムメモリ用単一誤り訂正回路に関する。

全システムメモリが増大し且つ個別メモリセルの幾何構
造が縮小されていくと，メモリの誤りは更に頻繁になる
ため，ソフト・エラー及びハー１−９・エラーを被りや
すくなる。

／ステム・クラッシュあるいはデータ保全性の損失を防
ぐために，メモリ誤りはシステムオＲレーションの間に
直さなげればならない。

メモリから読み出された情報に現われる誤りの識別及び
訂正は，冗長コート゛によって可能であＡ０尚，この冗
長コート゛の内，いわゆるＳ　Ｅ　Ｃ　−ＤＥＤ（単一
誤り訂正−二重誤り検出）と呼ばれる最も一般的に用い
られるコードは，読出しデータ及び検出における単一ビ
ット誤りの検出及び訂正を行うが，読出しデータにおけ
る二重謬り力訂正は行なわない。

冗長コードを用いる時は，以下のことが要求される。即
ち，ニコイ（コード化情報の記憶の際，情報に関連した
誤り訂正コート゛を生成しなけｈばならず，次にこの情
報と共にメモリに記憶しなげラ］ばならないということ
てあろ。同様にして，このメモリから読み出さＡ１た情
報を用いろ前に，関連コードを生成し，これをこの情報
と共に既に記憶され目つ読み出された情報と比較すると
とによりこれを処理することが必要である。この比較か
ら。

訂正回路網を介して必要に応じて，読み出された情報の
訂正に導かれる誤り状態が生じる。

こｈ．らの、訂正コード生成，読出しの際の訂正コード
再生成，比較及び訂正は９必要に応じて。

ある程度の無視てきない介入時間を有する論理回路によ
って行わ」１る。

メモリへの書込みオｇレーンヨンの間の誤すコード生成
の場合，この生成時間とメモリア｝・゛レス指定に要す
る時間とは重なるため、従って何らの遅延も加えられな
い。

しかしながら、読出しオペレーションの間の誤りコード
再生成及び比較の場合、必要な機能は。

読出しが完了した時にのみ果すことかできる。尚この際
、妥当性検査工程のため、メモリ読出しオペレーション
にある程度の遅延時間が課される。

この遅延は、読出し時間において無視できないパーセン
テージであるため、メモリの性能を甚だしく低下させ得
る。

従来技術において用（・られ、且又多くの特許、例えば
、米国特許第４．ろ１９，６５６号及び第４．６８０，
８１２号に記載されている、誤り検出／訂正システムに
ついて述べる。メモリ読出しオＲレーンヨンの間に介入
を行う斯かるシステムの回路は、実質的に以下のものを
含んでいる。即ち。

情報と及びメモリから読出された関連の誤り訂正コード
を入力されろシンドローム・ビット（ｓｙｎｄｒｏｍｅ
　　＋）口）発生器、シンドローム・ビットを入力され
るシンドローム・デコーダ、及びメモリから読み出され
た情報と及び各々が、斯かるビットの正しさある℃・は
誤りを示すために読み出された情報の前に置かねたビッ
トに関連する上記シンドローム・デコーダの出力におけ
る信号を入力される訂正回路を含んて（・ろ。

上記回路によって導かれる妥当性検査遅延時間へＴＶは
１次式＋Ｃよって表わされる。

△Ｔｖ−△Ｔ５６＋△ＴＳＤ＋△Ｔｃｃここで、△Ｔｓ
Ｇは、シンドローム発生器の伝帳遅延時間。

ΔＴＳＤは、シンドローム・デコーダの伝帳遅延時間。

八ＴＣＣは、訂正回路の伝帳遅延時間である。

ここで銘記すべきように八Ｔｖの式において。

ΔＴｓｃ及び△Ｔｃｃは一般的に△ＴＳＤより大きし・
。

何となれば、シンドローム発生器と訂正回路の両方とも
、他の論理ゲートの内の１つよりもかなり大きい伝播遅
延を有する排他的論理和（ＥＸ−ＯＲ）論理ゲートによ
って構成されるからである。

本発明の主な目的は、妥当性検査遅延時間△Ｔ■を最小
値入Ｔｃｃに減することによってこの遅延時間を少なく
することにある。

本発明の１つの特徴によると、上記の目的は。

以下のものを含む誤り訂正回路を用いることによって達
成される。即ち、メモリ読出しサイクルの終りにおいて
、読出し情報及びデータビットを反転することにより斯
かる情報から得られろ全ての可能な構成が記憶される複
数のレジスタを含む誤り訂正回路である。

この後、このシンドローム・デコーダは正確なデータワ
ードを出力に得るために適切なレジスタを適宜に選択す
る。

このようにして、ΔＴｃｃは、記憶さ牙また情報を圧力
するために、選択されたレジスタにとって必要な時間に
減少Ｌ２．　　ＥＸ−ＯＲ論理ゲートでもって実現され
ろ回路網力伝幡遅延時間と比較すると無視することがで
きる。

レジスタセルの数を減らし、これによりＶＬＳＴメモリ
制御装置チップ内の本発明に従う訂正回路の集積を簡単
にするという本発明の別の特徴によると、と−ｈらのレ
ジスタは複数のグループに分けられる。即ち、各レジス
タグループは１ビツトを反転することにより、読出しデ
ータワードの一部分及び斯かる部分から得られた全ての
可能な構成を記憶することに専ら用いられる。例えば、
並列のデータワーｌ、゛が２バイトであり且つあるグル
ープのレジスタが、１ビツトを反転することにより。

読出しデータワードの前に置かれた数字及び斯かる数字
から得られた全ての可能な構成を記憶することに専ら用
いられる場合、そハ、ぞねが４個のセルを有−ｊる２Ｄ
個θ）レジスタがあれば１本発明の単一誤り訂正を実施
するのに十分である。

第１図のメモリに、データ処理システムの一部であり、
インターフェース／制御ユニット１を含んでいる。こカ
ニニット１は、このデータ処理システムを構成して℃・
る幾つかの処理装置の１つこのシステムバス２を経由し
た正しく・情報交換を行う。

このインターフェース／制御ユニット１の説明は、これ
ら両方が従来技術において公知てあつ℃本発明を理解す
る上で必要ではないため、ここでは省略さ牙する。

ユニット１の実施例につし・では１例えば、米国特許第
４．２４９，２５３号、ある（・は１９８Ａ年５月１６
日に第１０８，６４６号という番号で公開されたＥＰＯ
出願第８３１１［’）７５１．１号に見られろ。

第１図のシステムメモリは更に、理想的ｖｃ、はデータ
メモリ部３Ａ及びＢＣＣ（誤り訂正コー）′）メモリ部
３Ｂに共有されるメモリモジュールろ。

ＥＣＣ発生器４．ラッチレジスタ（ＬＲＥＧ）５゜シン
ドローム発生ａ６．　シンドローム−デコーダ７、及び
複数のレジスタによって本発明に従し・実現される訂正
回路８を含んでも・る。

メモリモジュールろは、所望の並列ビット幅を得るため
に適当に並列接続された（例えば、コードＭＫ４５６４
でもってＭＯ８ＴＥＫから市販されている型式の）複数
のメモリチップから構成さ」ｔて℃・る。

」二に述べた実施例の場合、単一ビット訂正及び二重ビ
ット誤り検出を行うために、メモリ部６Ａのデータは１
６ビツトの長さを有しており且つメ−Ｅ−’Ｊ　部３Ｂ
のコー１．′は、６ビノトの長さを有してし・る。

従って、メモリモジュール乙の並列ビット幅は２２ビツ
トてルノる。

メモリ部ろＡのデータ入力はユニット１の出力セット１
Ａに接続されており、その出力セット１Ａ［は、記憶さ
、１′するべき入力データピットＤＴ、０−ｉ−１５が
メモリ書込みオにレーノヨンの間に現われろ。

データビット１）■〇二１５は捷た。ＥＣＣ発生器４に
入力されろ。この発生器乙の出力にはパリティチェック
ピノ）ＣＤ÷０５が現われており。

且つこの出力はメモリ部乙Ｂのデータ入力に結合されて
いる。

斯くシて、岩込みオｇレーションが命令されると、ピッ
）Ｃ［１Ｌ−Ｃ５によって構成されろ冗長コードがメモ
リ部ろＡに書き込捷れるべきデータに対応する。

排他的論理和（ＸＯＪゲートでもって構成されているＥ
ＣＣ発生器４の詳細な説明については従来技術において
は周知であるため、省略される。

斯かる発生器の１つの実施例が１例えば、米国特許第４
，２４９，２５３号に既に見い出される。

発生器４の機能は、それぞれが、レベル１ｖｃある１６
人力データビッ）ＤＩＤ÷１５の特定の結合の存在を示
す６個のパリティピッ）Ｃ［１÷Ｃ５を生成することに
ある。

第２図は、これらの６個のパリティピッ）ＣＤ÷０５の
各々を発生するように配慮された入力データピットＤＩ
Ｏ÷１５（×でマークされている）の結合を表の形で表
わしたものである。

第１図の説明に戻る。メモリモジュール乙のアドレス指
定入力は、ユニット１の出力セラ）ＩＢに結合されて（
・る。メモリオ投し−ションに含まれる位置を規定して
いるユニット１の出力セット１Ｂの信号ＡＤＤＲは、メ
モリサイクルの初めに現われる。

メモリモジュール乙には、ユニット１から出るその信号
Ｒ／Ｗ及びＥＮが適用される２つの制御入力が配設さね
、て℃・る。

信号Ｒ／Ｗは論理レベル１（Ｏ）にあると、メモリ読出
しく＠込み）オにレーションを示す。イ言号ＥＮは論理
レベル１にあると、メモリサイクルの初めを示−４−９ （データ出力ビラ）Ｄｏｎτ１５及びパリティ検査ピッ
）Ｃ’Ｏ＋Ｃ’５がそれぞれ現われ３）データの出力及
びＦＣＣメモリ部は、ラッチングレジスタ５（ＬＲＥＧ
）の部分５Ａ、５Ｂの入力に結合されており、このレジ
スタ５は、ユニット１カ出力から出る信号ＣＫ　１をそ
の制御入力に受ける。

信号ＣＫ　１　カメモリ読出しオｇレーションの間に論
理レベル１に上昇すると、データビットＤＯＯ÷１５及
び関連のハリティ検査ピノ）Ｃ’０÷Ｃ’５は、レジス
タ５にロードさ牙ｔ、その出力に得られる。

レジスタ５の部分５Ａ、５Ｂの出力は、シンドローム発
生器６の２つの入力セントに結合されている。

これも排他的論理和（ＸＯＲ）ゲートでもって構成され
て℃・るシンドローム発Ｉキ器６の詳細な説、明け、従
来技術において周知であるため、省略されろ。この発生
器の１つの実施例が１例えば、上記の米国特許第４，２
Ａ９．２５６号に見出される。

シンドローム発生器６の機能は、メモリから読み出さｈ
たデータビットＤＯＯ÷１５の実際の値に基づく６個の
ビットからなるパリティコードを生成することにある。

斯かるパリティコードの生成において考慮されるデータ
ビットは、メモリに既に記憶されており且つデータピッ
）−ＤＯ［１÷１５と共にパリティビットＣ′口÷Ｃ’
５としてメモリから読み出されるパリティピッ）ＣＤ−
Ｃ５の生成のために用いらねるデータビットと同じであ
る。

この新しいパリティコードビットは、パリティビットＣ
’０７Ｃ’５と比較さ牙１．る。全てのビットがマツチ
する場合、６ビノ）Ｓｉ（ｉ＝０・・５）からなる７ン
＋−゛ローム「全てゼロ」が生成さ牙１．る。尚この／
ン）パロームは、読出しデータだけでなく読出しパリテ
ィピントに影響して℃・る誤りは何もないことを示して
いる。

ミスマツチがある場合、ビットミスマツチがピッＨＣよ
って論理レベル１で指示さｈる所にシンドローム・コー
ドが生成される。

発生器６の論理オーＳレーションは、第２図の同じ表に
実質的に示されており、この場合、各シンドローム・ビ
ットＳ１け、×によってマークされたピッ）ＤＯ［に１
５及びＣ′口÷Ｃ′５におけるパリティ計算の結果であ
る。シンドローム・ビットＳ口÷ＳＳＵ、　　シンドロ
ーム・デコーダ７の入力に適用されろ。シンドローム・
デコーダ７は、ユニット１の出力から来る信−ＭＣＫ２
を制御入力に受ける。

信号ＣＫ２が論理レベル１に上昇すると、シンドローム
・テコ−グア＆−１，その出力にメモリ部６Ａから読み
出されたデータがビット誤りに影響されるか否かを全体
に示している複数の制御信号を得ることがてきろ、尚こ
の場合、これらの制御信号は、また、誤りピント位置を
規定する。この他に、デコーダ７ｄ、付加的な出力信号
ＤＯＵＢＥ　ＲＲ，を得ることができる。尚、この信号
ＤＯＵＢＥＲ，Ｒは、ユニット１に送られ、且つ論理レ
ベル１にある時、メモリ６から読み出された情報が二重
ビット誤りによって影響されることを示す。

メモリ部ろＡのデータ出力はまた。訂正回路８の入力に
結合さねている。この回路８は、信号Ｃ■ぐ１をその制
御入力に受けろ複数のレジスタを含んでいる。

信号ＣＫ１がメモリ読出しオＲレーションの間に論理レ
ベル１に上昇すると１回路８のレジスタの１つは、メモ
リ部ろＡの出力に現われる情報ＤＯ［に１５をラッチし
、同時に、残りのレジスタは、１つのデータビットを反
転することによって、斯かる情報から得られた可能な構
成の全てをラッチする。

これに続き、デコーダ７からの出力における制御信号は
、正［７いデータをラッチして℃・る回路８の適当なレ
ジスタを選択するために与えられる。

従って、斯かるレジスタはイネーブルされ、これにより
、そねがランチしているデータを回路８の出力ＣＤ０Ｏ
Ｏ＋１５［入ｔする。

回路８の出力ＣＤ０Ｏ÷１５は、ユニット１の入力七ツ
）ＩＣに接続されている。第６図は、メモリ読出しオＲ
レーションのための信号ＥＮ。

ＡＤＤＲ，ＦＬ／Ｗ、ＤＯＯ７１５，ＣＫ１．ＣＫ２゜
ＣＤ０Ｏ÷１５のタイミング図を定性的な例として示し
ている。訂正回路８の説明に戻る。ここで。

データワードが１６データピツトによって構成されてい
るため、各々が１６ビツトからなる１７個のレジスタを
用いると９本発明をその最も単純な形で実施することが
できることが明らかである。

しかしながら、メモリ制御装置チップにおける訂正回路
８の集積プロセスを容易にするべくレジスタセルの数を
減らすために、訂正回路のレジスタをもつとよい方法で
編成することもできろ。

訂正回路８の目的は、単一誤りを訂正することにあるた
め、訂正されることがあり得る情報は複数の部分に区分
することができ、誤りが１つの部分に現われる場合、他
の部分には誤りは現われな℃゛。

従って、情報がメモリから読み出さパる時に情報を記憶
し且つ同じ情報を反転された構成ビットの１つと共に記
憶するだめのレジスタを有すると言う、上記の考えをこ
れらの個別部分に適用することができる。尚、これらの
個別部分の結合から全部の訂正された情報が得ら」１．
そのうち１つのみが訂正され得る。１６ビツトの情報の
場合、好捷しし・区分は、４桁（４ビツトの部分）ごと
によるものである。この場合、第４図に示されるように
構成され且つ以下の記述におし・て指摘されるような別
の利点を提供する訂正回路が得られろ。

第４図は、訂正回路８が、５つのレジスタから成る４つ
のバンク８Ａ、・・、８Ｄを含むことを示している。尚
各レジスタは、第５図の構造を有し且つ１桁の情報を記
憶する４つのセルから構成されている。

第５図は、レジスタセル９がＦ’ＥＴ（電界効果トラン
ジスタ）スイッチ１０を含んでいることを示している。

尚このスイッチ１０は、論理レベルＩ　ＶＣお℃・て信
号ＣＫ１によってオンに切り換えられると、そのデータ
入力における信号Ｄ［ｌｉの論理レベルを２つのＮＯＴ
ゲート１１．１２から構成されたループに静電的に転送
する。

２つの出力Ｑ及びＱＨ斯かるループから引き出される。

このセルは、２つの付加的なＦＥＴスイッチ１３．１４
の直列接続によって完成さ牙１．このＰＥＴスイッチ１
ろ、１４は、大地とゾルアップ抵抗１５１を介して電圧
源十■この間に接続されている。

ＦＥＴスイッチ１３に、電気的接続の（製造中の）プレ
セットに従って出力Ｑ、！；）るいは頁の信号によって
制御される。一方、そのドレインにデータ出力信号ＣＤ
Ｏｉが現わ牙１ているＰＥＴスイッチ１Ａは、デコーダ
７からの信号Ｓ　Ｅ　Ｔ−」によって制御される。

信号Ｓ　Ｅ　Ｔ、、　ｊが論理レベル１にあると、ＣＤ
Ｄｉ信号は、スイッチ１３のゲートが接続Ｔによってル
ーフ出力ＱあるいはＱに接続されているが否かに応じて
信号］）Ｄｉの同−又は反転論理レベルにあることが明
らかである。これは、ビットを直接そのま才の形又は反
転された形でもって記憶することと同等である。第４図
に戻る。各レジスタのセル１（ｉ＝０．・、１５）は、
対応する読出しデータビッ）］）Ｄｉをそのデータ入力
に受ける。

尚、斯かるビットは、セル１の接続Ｔ（第５図）の位置
に従ってセル」において直接その−ｔｔの形あるいは反
転された形でラッチされろ。

第４図において、セルＩが重み１の読出しビットを反転
された形でランチする場合、この挙動を明示するために
否定シンボルがセル１に用いられる。

各レジスタのセルＩの出力は、対応する出力ＣＤ［１ｉ
に結合されており、デコーダ７からの信号５ＥＬｊ　（
ｊ＝ＮＥ１．−、ＮＥ４．Ｏ，＝ｉ５）が論理レベルＯ
にある時、高インピーダンス状態にある。各出力ＣＤ０
ｎ÷１５は、ゾルアップ抵抗１５−０．・・・、１５−
１５を介して電圧源−１−Ｖに接続されている。

第４図から明らかなように、バンク８Ａ（・・。

８Ｄ）の第ルジスタは、ＣＫ１が論理レベル１に上昇す
ると１重み０÷３（・・、１２÷１５）の読出しデータ
ピントをラッチすることに専ら用いられる。一方、同一
バンクの他のレジスタは、１ビツトを反転することによ
って得られる同一データビットの全てのあり得る構成を
ランチすることに専ら用いらう１石。

こｈＶｃひき続いて、バンクのための１つのレジスタノ
ミカイネーノルさＡ１゜、シンドローム・デコーダ７に
よってＩｉえら、ｌする制御信号の論理レベルに従って
、そねがラッチしている情報を出力する。

第６図は、第４図の制御信号Ｓ　ＥＬ）　（Ｊ　”’Ｎ
Ｅｌ、　　・、屹・・、１５）を生成することに専ら用
いられるシンドローム・デコーダ７の論理回路を示して
℃・ろ。信号ＤＯＵＢ　　ＥＲ１％を生成するように専
ら用いらハるシンドローム・デコーダ７の論理回路の説
明は、斯かる回路は当技術において周知であり、且つ、
例えば、上記の米国特許第４、２４９，２５３号に見℃
・出されるため、ここでは省略されろ。

ここて銘記′されるように、各々がデータ情報の一部分
をラッチしているバンクに訂正レジスタを配置すること
により、止し℃・情報あるいは適当なレジスタの選択は
、各バンク内における正しい情報あるし・は適当なレジ
スタの選択に帰する。尚この選択は、各バンクにおし・
て茗列に行なわれる。

斯＜ｔ、テ、　　このシンドローム・デコータハ、レジ
スタバンクの数に等しい数のシンドローム・デコーダに
分けられるが、各デコーダは情報ビットの数より少ない
レジスタから１つのレジスタを選択しなければならない
。

これによって、幾つかの実施例が得らねろ。そして、こ
のシンドローム・デコーダの実施例に含才れるゲートの
全体的な数は従来の場合よりも多℃・が、（各バンクの
ための）各個別シンドローム・デコーダの実施例に含ま
れるゲートの数は従来の場合よりも少ない。

こノ結果、集積回路においてこの個別シンドローム・デ
コーダを実現するのに要するチップの表面積は小さくな
り、リードの数は減少し、接続部は短くなり、漂遊容量
（ｄ小さくｔす、従って、シンドローム・デコーダ７に
おける伝播遅延△ＴＳＤが減少する。斯か７）利点はＣ
Ｄ＋Ｃ５及びＳＯτ８５を得るためにハリティ計算にお
し・て含捷れるデータピッ）　Ｄ　Ｉ　／ＤＯ’０−１
５の適当な選択によって更に向上さ旧得る。

斯かる選択にはある程度の自由が存在することがよく知
られている。斯くして、第２図に示すように起り得る誤
りがどの情報数字において存在するかを検出するべく徴
候Ｓｏ、８１が生成される。

一方、誤りに影響されたビットをこの数字の内で検出す
るべく徴候Ｓ２，８ろ、８４が生成されろ。

このようにして、Ｓ［１，８１及び８２８ろＳＩｉをシ
ンドローム・デコーダ７によって並列に処理することが
でき、従って、斯かるデコーダの伝帳遅延時間を更に減
少することができる。

更に、徴候（シンドローム）部８２８３８４は幾つかの
データビットに対して同一の構成をとり得るため、デコ
ーダ７を構成する論理ゲートの数を減少することができ
る。

幾つかの論理ゲートの相互接続に関連する第６図の詳細
な説明は、必要でないため省略する。

ここにおいては、シンドローム・デコーダが次の主なブ
ロックに分割され得ることが銘記さ牙するだけである。

一数字識別ブロック７Ａ ＝「ディジット内ビット」識別ブロック７Ｂ−４つの制
御ゲートセット７Ｄ、　　７Ｅ、　　７Ｆ。

Ｇ こり、らの制御ゲートセットは、Ｎ○Ｔ　７　Ｈを介し
て信号ＣＫ２によってクロックされ、対応する出力信号
Ｓ　Ｅ　Ｌ　Ｊを論理レベル１に送るために。

入力に受けられる信号に応じて、一度にセットあたり１
つの制御ゲートのみがイネーブルされろ。

制御ゲートセラ）７Ｄは更に、ＮＯＲゲート７Ｌを含ん
でおり、制御ゲートセラ）７Ｂ、７Ｆ。

７Ｇは更に、それぞれＮＯＴ７Ｍ、７Ｎ、７Ｐを含んで
℃・る。

この数字識別ブロック７Ａは、２つのＮＯＴゲート及び
４つの２人力ＮＡＮＤゲートからなって℃・る。

これは入力に徴候ＳＯ８１を受け、出力に４つの信号り
、　Ｅ、　　Ｆ、　　Ｇを送る。尚この内一度に１つの
みが論理レベルＯにある。

信号り、　Ｅ、　　Ｉ・Ｚ　　Ｇの内どれが論理レベル
０にあるかは徴候ｓｏ、ｓｉのレベルによって決定され
る。

信号Ｄ　、　　Ｅ　、　　、Ｐ　、’　Ｇのレベルは、
この情報数字のどれが誤りに影響されるかを識別する。

例えば、　　Ｇ＝０．　　’Ｄ、　　Ｅ、　　Ｆ　＝　
１の場合、この情報の最後の４つのビット１２．−．１
５の１つには訂正されるべき誤りがある。従って、各七
ノ１−７Ｄ、７Ｂ、７１”におけるゲートが（それぞれ
ゲート７Ｌ、　　７Ｍ、７Ｎを介して）イネーブルされ
、これによりそり、ぞれ選択信号ＳＥＬ　　ＮＥｌ。

ＳＥＬ　　ＮＥ２．ＳＥＬ　　ＮＥろを送り、一方。

セツ）７Ｄ、７Ｅ、７Ｆにおける他のゲートは。

徴候Ｓ　２．　　Ｓ　３．　　ＳＡのレベルが何であっ
ても禁止される。

セツ）７Ｇにおし・で、信号ＳＥＬ　　ＮＥ４を発生す
るゲートは、（ＮＯＴ　　７Ｐを介して）禁止され、一
方、他のゲートはイネーブルされる。

５ＥＬ１２乃至５ＥＬ１５におけるどの信号が発生され
るかは、徴候８２．Ｓろ、８４のレベルに依存する。

同様にして、　　Ｄ＝Ｑ、Ｅ、Ｆ、Ｇ＝１の場合。

この情報は、誤りによって影響されず、あるいは誤りが
無い場合、これは第１の桁にある。斯クシて、信号ＳＥ
Ｌ　　ＮＦ２．ＳＥＬ　　ＮＦ２゜ＳＥＬ　　ＮＦ４を
そ」ｔぞれ送る各セット７Ｅ、７Ｆ。

７Ｇにおいてゲートがイネ−ノルされる。

ゲートセット７ＤＫおし・て、制御ゲートのうちどのゲ
ートも、信号り二〇によって禁止されず。

選択は徴候Ｓ２＋　　８３，８４ｇレベルに依存する。

この「ディジット内ビット」識別ブロック７Ｂは、ＮＡ
ＮＤゲーｈ、ＮＯＴゲート、及び１つのＮ０ＰＬゲート
７Ｒからなる。

これは、徴候８２，８３．８４を入力に受け。

信号Ｉ、　Ｌ、　Ｍ、　Ｎ及びＰ、　　Ｑ、　Ｒ，Ｓ及
び更にイ宮号Ｈからなる２つの組を出力に送る。

ここで容易に判るように、信号の各セット内において、
他の信号が無い時に一度に１つの信号が論理レベルＯに
なり得る。信号Ｉ、　　Ｌ、　　Ｍ、　　ＮＭＯで、セ
ット７．１）及び７Ｆの対応するゲートをイネーブルす
る。

信号Ｐ、　　Ｑ、　　＋（、、ＳはＯにある時、セント
７１じ。

７Ｇにおける対応するゲートをイネーブルする。

Ｎ　ＯＲ７１（、からの出力における信号Ｈは、Ｎ（Ｊ
Ｒゲート７Ｌ（７）人力に供給され２倍号５ＥＬＮＥ１
の発生を制御する。この信号５ＥＬＮＥ１は。

条件８０，５１＝０を満足するだけではなく条件８２．
５３＝０も満足する時にはレベル１に上列しなければな
らない。ここで明らかとなるように。

本発明の範囲から逸脱することなく幾つかの変更が上記
の／シトローム・デコーダ及びより一般的には誤り訂正
回路になされ得る。

特に、訂正回路網レジスタの任意の編成を選択すること
かできる。

換言すると、データワード長がＮビットである場合、レ
ジスタの肺ＩＪ成は、それぞれがＮセルを有するＮ＋１
個のレジスタから、それぞれが１セルを有する２Ｎ個の
レジスタ迄の範囲を有し、且つこのデータ情報の任意の
選択された部分が１つの独立レジスタに記憶され且つ任
意の選択でれた部分に対しては、１つの情報ビットを反
転することによって選択された部分から得られる任意の
存在し得る情報を記憶するため更に別のレジスタが提供
される任意の中間的編成を含んでいる。

明らかに好捷しい区分の仕方は９等１−いサイズの諸部
分を、それら詰合１５分の数が嵩高、谷部のヒント数に
等しいかあるいは近似するように生成する仕ブラである
。これは即ち、この徴候が、誤りの存在する情報部分の
識別に且つこの部分内の誤りピントの識別に実質的に等
しい数で対応し、これにより、このンシトローム・デコ
ーダの複雑性及び伝播遅延を最小にするためである。

【図面の簡単な説明】

第１図は２本発明に係る単一誤り訂正回路か配設されて
いるシステムメモリの概略図。第２図は。 第１図のシステムメモリの誤り検出／訂正回路によって
生成されたビット信号とパリティビット信号この相関関
係を示す論理表。第６図は、第１図のメモリの読出しサ
イクルを定性的タイミング図。 第４図は、第１図の／ステムメモリの訂正回路を構成し
ているレジスタの好適な編成を示す概略ン１゜第５図は
、第４図のレジスタのセルの構造を示す図。第６図は、
第１図のシステムメモリの／シトローム・デコーダを形
成している論理回路の概略図。 １・・インターフェース及び制御手段 ろ・・・・メモリモノニール　ろＡ　　・第１メモリ部
ろＢ・　・・第２メモリ部　　４・・・誤り訂正コート
発生手段９°°゛°メモリセル　　　　１１，１２・・
・・ＮＯＴケート１６・・・・制御ゲート

Claims (1)

1. 【特許請求の範囲】 １）システムメモリ用単一誤り訂正回路であつて、 他のシステムユニットと正しい情報交換を行い且つメモ
   リオペレーションを制御するインターフェース及び制御
   の手段（１）と、 それぞれがＮ個のデータビットから構成される複数のデ
   ータワードを記憶するため第１メモリ部（３Ａ）及び各
   々が上記第１メモリ部の各データワードに関連する複数
   の誤り訂正コードを記憶するための第２メモリ部（３Ｂ
   ）を有するメモリモジュール（３）と、 上記第２メモリ部に記憶されるべき各データワードに関
   連する訂正コードを生成するための誤り訂正コード生成
   手段（４）と、 データワードと、上記第１及び第２メモリ部からそれぞ
   れ読み出された関連訂正コードと、を受け取り且つそれ
   に基づいた誤りシンドローム表示を発生するための誤り
   シンドローム発生手段（６）と、を更に含む単一誤り訂
   正回路において、 １からＮまでの範囲の数Ｊ個のバンクに構成された複数
   のレジスタ（８）であつて、各バンクにおける上記レジ
   スタは、所定の等ビット容量Ｋを有し、このＫはＮから
   １までの範囲に含まれる数であり、且つＪ個のレジスタ
   のビット容量の和は、各バンクにつきＮに等しく、各バ
   ンクはその容量に１を足したものに等しい数のレジスタ
   を有しており、各バンクは、上記第１メモリ部から読み
   出されたデータワードの異なつた部分を入力に受け取り
   且つ上記第１メモリ部から読み出された上記データワー
   ド部をそのレジスタの１つに記憶し且つ１つのデータビ
   ットの反転によつて上記データワード部から得られた全
   での可能なビット構成を残りのレジスタに記憶する複数
   のレジスタ（８）と、誤りシンドローム表示を受け取り
   且つ上記の複数のレジスタの各々につき１つずつ複数の
   制御信号を生成するシンドローム復号手段（７）であつ
   て、上記制御信号がそこに記憶されたデータワード部又
   はビット構成を出力するために各バンクにおける１つの
   レジスタを同時に選択し且つイネーブルするシンドロー
   ム復号手段（７）と、 を含むことを特徴とする上記単一誤り訂正回路。 ２）上記レジスタは記憶セル（９）を含み、上記セル（
   ９）には、情報ビットが２つのＮＯＴ素子（１１、１２
   ）を含むループのノードに入力されることによつて記憶
   され且つ上記ループにおける再循環によつて維持され、
   出力（ＣＤＯｉ）は制御ゲート（１３）によつて制御さ
   れて、上記ループに入力された情報ビットあるいは反転
   されたビットが出力に送られ、上記制御ゲート（１３）
   の制御電極は上記入力のノードあるいは上記ループの一
   点、すなわち上記入力のノードから下流の１つのＮＯＴ
   素子のどちらかに選択的に接続されることを特徴とする
   特許請求の範囲第１項に記載の単一誤り訂正回路。 ３）上記レジスタバンクの数ＪがＮ／Ｖに等しく、ここ
   で、ＶはＮの整数の約数の任意の１つであり、全てのレ
   ジスタはＮ／Ｖに等しいビット容量を有しており、上記
   第１メモリ部から読み出された情報は、全てが同一ビッ
   ト長を有しているＶ個の部分に分割されることを特徴と
   する特許請求の範囲第１項に記載の単一誤り訂正回路。 ４）上記シンドローム復号手段は、 上記の読み出された情報のＶ個の部分のどれが誤りによ
   つて影響されているかを識別するために上記シンドロー
   ム表示の第１部分に応答する第１回路手段（７Ａ）と、 上記読出し情報の一部分内で誤りに影響されたビット位
   置を識別するために上記シンドローム表示の第２部分に
   応答する第２回路手段（７Ｂ）と、各々が上記レジスタ
   バンクの１つに結合され且つ上記第１及び第２回路手段
   によつて制御されるＮ／Ｖ個の制御ゲートグループ（７
   Ｄ÷７Ｇ）であつて、上記制御ゲートグループの各々が
   活性である時、上記読出し情報の関連部分に誤りを何ら
   示さない信号（ＳＥＬ　ＮＥ１÷ＳＥＬ　ＮＥ４）を出
   力に与え且つ上記読出し情報の関連部分内の誤りビット
   位置を規定するＮ／Ｖ個の付加的信号（ＳＥＬ０÷ＳＥ
   Ｌ１５）を出力に与える制御ゲート（７Ｄ÷７Ｇ）と、 を含むことを特徴とする特許請求の範囲第２項に記載の
   単一誤り訂正回路。