JPS58123253A - エラ−訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 仁の発明はデータ系列を時間軸上で並べ変え・並べ戻し
を行−１かつその間にエラー訂正を行える複雑なデータ
伝送システムに適用して好適なエラー訂正装置に関し、
とくにエラー訂正動作を効率よく行えるとともに構成を
簡略化しうるようにしたものである。

本願出原人Ｌ１先にバーストエラーに対して有効なデー
タ伝送方法としてクロスインターリ−１と称するものを
提案して−る（たとえは、特願昭５３−４７２４７号、
特販１１８５５−６７６０８号、％原昭５５−８４４２
８号）。これは、第１の配列状態におる複数チャンネル
のＰＣＭ７’−夕系列の各々に含まれるｌワードｔ−８
１の工２−訂正符号器に供給することによって第１のチ
ェックワード系列を発生させ、この第１のチェックワー
ド系列及び複数チャンネルのＰＣＭデータ系列を第２の
配列状態とし、夫々に含まれる１ワードを第２のエラー
訂正符号１ｖＦＫ供給することによって第２のチェック
ワード系列を発生させるもので、ワード単位でもって二
重のインターリーグ（配列の並ひ変え）を行なうもので
ある。インターリーブは、共通のエラ−訂正ブロックに
含まれるチェックワーｙ及びＰＣＭデータを分散させて
伝送し、受＠ＩＩにおいて元の配列に戻したときに、共
通のエラー訂正プ四ツクに含まれる複数ワードのうちの
エラーワード数を少なくしようとするものでるる。つま
シ、伝送時にバーストエラーが生じるときに、このバー
ストエラーを分散化することができる。かかるインター
リーラを二重に行なえは、ＩＩＩ及び第２のチェックワ
ードの夫々が別々のエラー訂正グｐツクを構成すること
になるのて、チェックワードの何れか一方でエラーを訂
正できないときでも、その他方を眉−て工２−を訂正す
ることができ、し次がってエラー訂正能力を一層向上さ
せることができる。

ところで、このようなデータ伝送方法に用いるエラー訂
正装置はエラー訂正およびディンタリー！（並べ戻し）
に複雑な演算Ｉｌ＆理を行わねはならず、このため、こ
のエラー訂ｉ装置を従前のようにランダム・ロジックで
構成するとＬｇＩ化等の際に不都合をきたす。

この発明はこのような事情を考慮してなされたものてあ
シ、エラー訂正動作を効率よく行えるとともに構成の簡
単なエラー訂正装置を提供することを目的としている。

この発明では、このような目的を達成するために、メモ
リに記憶されたマイク四プログラムによシェラ−訂正演
算回路や４インク付加回路を個別に制御しうるようにし
ている。

ここでは、この発明のエラー訂正装置の実施例に先だっ
てこの発明を適用しうる工２−訂正符号および伝送系に
ついて説明しておく。

工２−訂正符号を記述する場合、ベクトル表現或いは巡
回群による表現が用いられる。まず、ＧＦ（２）上では
、既約なｍ次の多項式Ｆ　（Ｘ）を考える。

＠０１と′１″の元しか存在しない体Ｇ　Ｆ　（２）の
上ては、既約な多項式Ｆ（ト）は、根を持たない。そこ
で（Ｆ（ト）＝０）ｔ−満足する仮想的な根αを考える
。このとき、零元を含６αのべき乗て表わされる２Ｈ１
＠の相異なる元０．α、α２．α３・・・・・・αｍ−
１は、拡大体ａｙｃ２−）ｔｍａｆｂ。ＧＦ（２”）Ｕ
、ＧＦ（２）ｊＤ上Ｃ）躊次の既約多項式Ｆ（ト）を法
とする多項式環である・ＧＦ（２町の元框、１．α＝ｉ
ｘ）、α２＝　（ｘ”　）　＊　”””　ｅαｙ１−（
ｘｏｒｌ　Ｂの線形結合でかきらられすことができる。

即ち ａ。十ａ１　（ｘｌ十ａ２（ｘ２）÷−・−＆Ｉｒｌ　
（”−”冨ａ　ｏ＋ａ、ｃＥ　＋　ａｚＧ’　＋　・”
＝　＋　１．Ｆ’おるーは（瞥１．１１□、・−・−・
＊　＠２　ｍ　４１１　ｍ　ｌ。）ここで、１ｇ　ｓ　
ｍｌ　ｍ　”””　＊　ａ、、−１６Ｇ　Ｆ（ｐ）とな
る。

−ガとして、ＧＦ　（２”　）を考えると、（ｍｏｄ、
％）＝ｘ’　＋　Ｘ’　＋　ｘ’　＋　ｘ２＋　１　）
で全て０８ビツトのデータはＪ１７に’　十ＪＬ４に’
　十ａ５Ｋ　＋　＆４Ｘ’　＋　Ｉｈ６Ｋ”　＋１２１
２＋　＆１ｘ＋　ＪＬｇ又はＣ＆７；　１４　ｅ　１５
　ｅ　ｊｌＬ４　ｅ　ｊＬ、６　＊　＆２　＃　８１　
＋、ｊＬｇ　）で書きあられせるので、例えは＆７をＭ
８Ｍ＠、＆。をＬＳＩ側に割９尚てる。ａｎは、ＧＦ（
２）に属するので、０又はｌである。

また、多項式Ｆに）から（ｍＸｍ）の下記の生成行列Ｔ
が導かれる◎ 他の表現としては、巡回群を用いたものがある。

これは、ｃｙ（２町枠ｘら０元を除く、残シの元が位数
２１−１の乗法群をなすことを利用するものであるｅ　
ＧＦ　（２”　）の元を巡回群を用いて表現すると０　
、１　（＝α２ｍ−１）、α９α２．α５．、＋１００
．α２ｍ−２となる。

さて、本発明の一例では、ｍビットを１ワードとし、ｎ
ワードで１ブロツクを構成するとき、下記のパリティ検
査行列Ｈにもとづいてに個のチェックワードを発生する
よう（（シている。

また、行列Ｔによっても同様にパリティ検査行列Ｈを表
現することができる。

） ・１　・′１１ 但し、工は％　　（ＩＩＸＩＩ）の単位行列である。

上述のように、根αを用いた表現と生成行列Ｔを用いた
表現との両者は本質的に同一である。

更に、４個（ｋ＝４　）のチェックワードを用いる。場
合を例にとると、・ぞリテイ検査行列Ｈはとなる。受信
データの１１０ツクを列ベクトルＶ”　（Ｗｎ−１ｇ　
ｗｎ−２１・・”・＝・’　ｇ　Ｗｌ　＋　Ｗｇ　）　
（但しＷｔ　＝ｙｉ＋１゜・ｉ：エラーパターン）とす
ると受信側で発生する４個のシンドロームＳ。、　Ｓ、
　、　Ｓ２．　Ｓ、はとなる。このエラー訂正符号は、
ひとつのエラー訂正ブロック内の２ワードエラーまでの
エラー訂正が可能てあり、工２−ロケーションがわかっ
ているときには、３ワードエラー又は４ワードエラーの
訂正が可能である。

１！ロツク中に４個のチェックワード（ｐ＝Ｗ３゜ｑ　
＝ＩＦ２　ｅ　ｒ＝Ｗ１　ｇ　ｍ”Ｗｇ　）が含まれる
。このチェックワードは、下記のようにして求められる
。但し、計算過程を省略し、結果のみを示すと となる。このようにしてチェックワードＰｓ（１−ｙ、
＠を形成するのが送信側に設けられた符号幸の役目でち
る。

次に、上述のように形成されたチェックワードを含むデ
ータが伝送され、受信された場合のエラー訂正の基本的
アルゴリズムについて説明する。

〔１〕エラーがない場合：　８ｏ＝８．＝８２＝Ｓｓ＝
０〔２〕１ワードエラー（エラーパターンを・１とする
）の場合：Ｓｏ＝・ＩＳ１司’＠Ｉ　Ｓ２４”ｅ、　Ｓ
、＝Ｑ”ｅｉとな９、ｌを順次変えたときに、上記の関
係が成立するかどうかで１ワードエラーかどうかを判定
することができる。或いは となシ、αのパターンを予めＲＯＭに記憶されているも
のと比較してエラーロケーション１が分かる。

そのときのシンドロームＳ１がエラーパターンｅｉその
ものとなる。

〔３〕２ワードエラー（ｅｌ、・ｊ）の場合：上式を変
形すると したがって が成立すれは、２ワードエラーと判定され、そのときの
エラーパターン捻 となる。

つぎに具体的な伝送系について第１１図〜第５図を参照
しながら説明してお（。ことの伝送系はオーディオＰＣ
Ｍ信号の記録再生系であり、よシ具体的には磁気記録再
生装置や回転ディスク装置を考えうる◎ 第１図は、記録系に設けられるエラー訂正エンコー〆を
全体として示すもので、その入力側にオーディオＰＣＭ
信号が供給される。オーディオＰＣＭ信号は、左右のス
テレオ信号の夫々をサンプリング周波数／、　（例えば
４４．１　（ｋＨｚ　）　）でもってナン！リングし、
１サングルを１ワード（２を補数とするコードで１６ピ
ツト）に変換することで形成されている。したがって左
チャンネルのオーディオ信号に関しては、（Ｌｏ、Ｌ、
、Ｒ２・・・・・・）と各ワードが連続するＰＣＭデー
タが得られ、右チャンネルのオーディオ信号に関しても
（ＲＯ”　１　、Ｒ２・・・・・・）と各ワードが連続
するＰＣＭ　ｆ−夕が得られる。この左右のチャンネル
のＰＣＭデータが夫々６チヤンネルずつに分けられ、計
１２チャンネルのＰＣＭデータ系列が入力される。所定
のタイミングにおいて杜、（ＲＡｎ、Ｒ６ｎ、Ｌ６ｎ＋
１．ＲＡｎ−４−ｉ　、Ｌ６ｎ４４　。

ＲＡｎ＋２．Ｌ４ｎ＋３．Ｒ４ｎ＋３””、Ｌ６ｎ＋４
．Ｒ６ｎ＋４．”６ｕ＋５．ＲＡ１＋５　　）の１２ワ
ードが入力葎れる。この例では、エラー　　。

ドを上位８ピツトと下位８ピツトとに分け、１２チヤン
ネルを更に２４チヤンネルとして処理している。ＰＣＭ
データの１ワードを簡単のために、Ｗｌとして表わし、
上位８ビツトに関しては、Ｗｉ、ＡとＡのサフィックス
管付加し、下位８ビツトに関して＃Ｉ　ｖｉ、、とｎの
サフィックス會付加して区別している・例えばＬ工か＝
１２ｎ　、　ｈ及び＋１　：ｎ、　Ｂの２つに分割され
ることになる。

仁の２４チヤンネルのＰＣＭデータ系列がまず偶奇イン
ターリーバ（１）Ｋ対して供給される。（ｎ＝０　、１
　、２−−−−・・）とすると、５６ｍ　（＝　”１２
ｎ、＊、””””　　””　’＝　”１２ｎ−Ｈ、Ａ’
　　＝１２ｎ＋１　、ｌ）　ゝＬ６ｎ＋４　（−２１２
，＋４．　Ａ　％　ｖＬ２＋ａ＋４　、　ｍ　）％　Ｒ
４ｎ＋２　（＝１２ｎ＋５　、ム　’　　ｖ１２ｎ＋５
　、ｍ）％　　　５６ｍ＋４　（＝　　”１２ｎ＋８．
Ａ％”１２ｎ＋８１　！Ｉ）　−Ｒ６Ｍ＆＋ａ　（”　
＝１２ｎ＋９　、　ｈ・”１２ｎ＋９．１）の夫々が偶
数番目のワードで１りシ、これ以外が奇数番目のワーｖ
′ｅある。偶数番目のワードからなるＰＣＭデータ系列
の夫々が偶奇インターリーバ（１）の１ワ一ド遅延回路
（２Ａ）　（２Ｂ）（３Ａ）　（３Ｂ）（４Ａ）（４Ｂ
）（５ム）（５ＢＸ６Ａ）（６Ｂ）（７ム）（７１）　
Ｋよって１ワード遅延される。勿論、１ワーＶより大き
い例えは８ワードを遅延させるようにしても良い−ま九
、偶奇インターリーバ（１）では、偶数番目のワードか
らなる１２個のデータ系列が第１〜第１２番目までの伝
送チャンネルを占め、奇数番目のワードからなる１２個
のデータ系列が第１３〜第２４番目までの伝送チャンネ
ルを占めるように変換される。

偶奇インターリーフ４　（ｉ）は、左右のステレオ信号
の夫々に関して連続する２ワ一ド以上が誤９、然も仁の
エラーが訂正不可能とまることを防止するためのもので
ある。例えば（Ｌｉ　−１’　Ｌｉ　’　Ｌｉ＋１　’
）と連続する３ワードを考えると、Ｌｉが誤っておシ、
然もこのエラーが訂正不可能な場合に’　Ｌｉ−１又は
り、＋、が正しい仁とが望まれる。それは、誤っている
データＬ、を補正する場合において、前の正しいワード
Ｌ１−１でもってＬｌを補間（前値ホールド）したり、
Ｌ、　　及びＬｉ＋１の平均値でもってり、を−１ 補間するためである。偶奇インターリーバ（１）の遅延
回路（２ＡＸ２Ｂ）〜（７Ａ）（７Ｂ）は、隣接するワ
ードが異なる誤シ訂正ブロックに含まれるようＫするた
めに設けられている。また、偶数番目のワ〜ドからなる
データ系）、゛と奇数番目のワードからなるデータ系列
毎とに伝送チャンネルｔ−まとめているの灯、インター
リーブしたときに、近接する偶数番目のワードと奇数番
目のワードとの記録位置間の距離ｔなるべく大とするた
めである。

偶奇インターリーバ（１）の出力＃ＣＦ！、第１の配列
状ＮＫある２４チヤンネルのＰＣＭデータ系列が現し、
ソノ夫々から１ワードずつが散り出されて符号器（８）
Ｋ供給され、纂１のチェックワード。、２ｎ。

Ｑ１２ｎ＋１　’　Ｑ１２ｎ＋２　＃　Ｑ１２！ｌ＋１
　””形成される。第１のチェツクワーＰを含んで構成
される第１のエラー訂正ブロックは （Ｗ１２ｎ−１２、Ａ’　　”１２ｎ−１２，１１’　
　＝１２ｎ＋１−１２　、Ａ　　％”’１２ｎ＋１−１
２．ｍ　ゝ　’１２ｎ＋１２　、ｈ％　Ｗ１２ｎ＋４−
１２　、ｌ　’＝１２ｎ−Ｈ−１２　、　ａ　％　Ｗｆ
ｆｆｉｎ＋５−１２　、　ｍ　ｓ　”１２ｎ＋８−１２
　、　Ａ　。

Ｗ１２″＋８−１２’　　”　’　　”１２Ｅｌ＋？−
１２、Ａ　’　　”１２ｎ＋？−１２、Ｂ　’”１２ｎ
＋２　、Ａ　’　　　１２ｍ＋２　、ｌ　　１　ｗ１２
，１＋３　、Ａ　　、”１２ｎ＋３　、　ｓ　　’　　
”１２ｘ＊＋６　、　Ａ　　’　　ｖ１２１に＋６　、
　ｓ　　、Ｗ１２ｎ＋７．ｉ　　−”１２ｎ＋７．ｍ　
　’　　　＝１２ｎ＋１０　　、ｈ　　’”１２ｎ＋１
０．Ｎ　’　　”１２ｉ−Ｈｌ　、Ａ　　１　”１２Ｂ
＋１１．１　　％Ｑ１２　’　　９１２ｍ＋１　’　　
Ｑ１２亀＋２、Ｑｔ２ｎ＋５　）となる。第１の符号器
（８）では、１！關ツクのワード数：（ｎ＝２８）、１
ワードのピット数：（ｎ；８）、チェックワード数Ｈ（
ｋ＝＋）の符号化がなされている。

この２４個のＰＣＭ　ｒ−夕系列と、４個のチェックワ
ード系列とがインターリーバ（９）Ｋ供給される。

インターリーバ（９）では、偶数番目のワードからなる
ＰＣＭ　ｆ−夕系列と奇数番目のワードからなるＰＣＭ
データ系列との間にチェックワード系列が介在するよう
に伝送チャンネルの位置を変えてから、インターリーブ
のための遅延処理を行なっている。

この遅延処理は、第１番目の伝送チャンネルを除く他の
２７個の伝送チャンネルの夫々に対して。

Ｉ　　Ｄ　　、　　２　　Ｄ　　、　　３　　Ｄ　　、
　　４　　Ｄ　　、　　−−−−−−、２６Ｄ　　、　
　２　７　　Ｄ（但し、Ｄは単位遅延量で例えば４ワー
ド）の遅嬌量の遅延回路を押入することでなされている
。

インターリーバ（９ンの出力には、第２の配列状態にあ
る２８個のデータ系列が現れ、このデータ系列の夫々か
ら１ワーｒずつが取り出されて符号器（１４１に供給さ
れ、第２のチェックワード’１２ｎ”１２＋１　’Ｐ１
２ｎ＋２”１２ｎ＋５が形成される。＃！２のチェック
ワードを含んで構成される３２ワードからなる第２のエ
ラー訂正ブロック拡、下記のものとなる・（”１２ｍ−
１２，Ａゝ　ｖ１２ｎ−１２ＣＤ＋１）ｅ”　　”’１
２ｍ＋１−１２（２Ｄ　＋１）＠Ａ”＝１２１１＋１−
ｉ２（１叶１）、１’　”１２１に＋４−１２（４叶１
）、ム１１１２計４−１２（Ｓ叶１）−１”１２叶５−
１２（４Ｄ＋１）、Ａ’　”１２Ｂ＋５−＄２（７Ｄ＋
１）、ｌ’Ｑ１２ｎ−１２（１２Ｄ）’Ｑｔ２叶１−１
２（ＩＡＤ）’Ｑ１２ｙ１４−１２（１４Ｄ）％　Ｑ１
２Ｈ＋ｌＳ−１２（１５Ｄ）％−景１０１葎Ｄ）、ム１
Ｗ１２針１Ｏ−１２（２５０）、　１％町２叶１ｌ−１
２（ｚｉｐ）　ｅム１”１２ｍ＋１１１１−１２（２７
，ｌ”１２ｍ”１２ｎ＋１’　　　１２ｎ＋２”１２ｎ
＋３　）かかる第１及び第２のチェックワードを含む３
２個のデータ系列のうちで１偶数番目の伝送チャンネル
に対して１ワードの遅延回路が挿入されたインターリー
バ（ロ）が設けられており、また第２のチェックワード
系列に対してインバータ（Ｌａ　（１１ＩＪ４）　（Ａ
ｓ　−１ｔＥ挿入される。インターリーバ（ロ）によっ
て！ロック１川士の境界Ｋまたがるエラーが訂正不可能
となるワード数のエラーとなシ易いととに対処している
。また、インバータ（ロ）〜（２）は、伝送時における
ドロップアウトによって１ブロツク中の全てのデータが
１０１となり、これを再生系において正しいものと判別
してしまう誤動作を防止するため設けられている。同様
の目的で第１のチェックワード系列に対してもインバー
タを挿入するようにしても良い。

そして、最終的に得られる２４個のＰＣＭ　ｆ″−タ系
列と８個のチェックワード系列との夫々から取シ出され
た３２７−ド毎に直列化され、第２図に示すように、そ
の先頭に１６ビツトの同期信号が付加されて１伝送ブロ
ツクとなされて伝送される。

第２図では、図示の簡単のため第１番目の伝送チャンネ
ルから取シ出された１ワードをｕｉとして表示している
。

上述の符号器（８）は、前述したようなエラー訂正符号
に関するもので、　（ｎ　”　２　Ｂ　＋　ｍ　＝８　
＋　ｋ　＝４）であシ、同様の符号器（ト）は、（ｎ＝
３２．ｍ＝８　、　ｋ＝４　）である。

再生されたデータが１伝送ブロツクの３２ワード毎に第
３図に示す誤シ訂正デコーダの入力に加えられる。再生
データであるために、エラーを含んでいる可能性がある
。エラーがなければ、このデコーダの入力に加えられる
３２ワードは、誤シ訂正エンコーダの出力に現れる３２
ワードと一致する。誤り訂正デコーダでは、エンコーダ
におけるインターリーノ処理と対応するディンターリ−
！処理を行なって、データの順序を元に戻してから誤シ
訂正を行なう。

まず、奇数番目の伝送チャンネルに対して１ワードの遅
延回路が挿入されたディンターリ−・々ａ→が設けられ
、また、チェックワード系列に対してインバータ（ロ）
（２）＠四が挿入され、初段の復号器（２）に供給され
る。復号器−では、第４図に示すように、パリティ検査
行列町、と入力の３２ワード（Ｖ”）とから、’／７ド
”　　’８１．０　”　Ｎ　＃　８１２１１７・“ ８１５が発生され、これにもとづいて前述のようなエラ
ー訂正が行なわれる。αは（Ｆ（ｘ）　＝ｘ　＋ｘ＋Ｘ
３＋Ｘ”＋１　）のＧＶ（２’）の元である。復号器（
ハ）からは、２４個のＰＣＭデータ系列と４個のチェッ
クワード系列とが現れ、このデータ系列の１ワード毎に
エラーの有無を示す少なくとも１ビツトのポインタ（エ
ラーがあるときＦｉ＠ｉ”、そうでないときは１０”）
が付加されている。この第４図及び後述の第５図におい
て、並びに以下の説明で社、受信された１ワードＷ、を
単Ｋｗｉとして表わしている。

この復号器（ロ）の出力データ系列がディンターリーバ
■に供給される。ディンターリーバ（２）は、誤シ訂正
エンコーダにおけるインターリーバ（９）でなされる遅
延処理をキャンセルするだめのもので、第１番目の伝送
チャンネルから第２７番目の伝送チャンネルまでの夫々
に（２７Ｄ、２６Ｄ、２５Ｄ。

・・・・・・２Ｄ、ＩＤ）と遅延量が、異ならされた遅
延回路が挿入されている。ディンターリーバ（ハ）の出
力が次段の復号器に）に供給される。復号器−でゞ１、 は、第５図に示すように、ノクリティ検森行列Ｈｃ２と
入力の２８ワードとから、シンドロームＳ　。

０ ８２１　＃　Ｓ２２　＃　’２３が発生され、これにも
とづいてエラー訂正が行なわれる。

かかる次段の復号器四の出力に現れるデータ系列が偶奇
ディンターリ−Δ（財）に供給される。偶奇ディンター
リーバ−では、偶数番目のワードから、なるＰＣＭ　７
″−夕系列と奇数番目のワードからなるＰＣＭデータ系
列とが互いちがいの伝送チャンネルに位置するように戻
されると共に：奇数番目のワードからなるＰＣＭデータ
系列に対して１ワ一ド遅延回路が挿入されている。この
偶奇ディンターリーバ（財）の出力には、エラー訂正エ
ンコーダの入力に供給されるのと全く同様の配列と所定
番目の伝送チャンネルとを有するＰＣＭデータ系列が得
られることになる。第３図では、図示されてないが、偶
奇ディンターリ−Δ鱒の次に補正回路が設けられており
、復号器（ロ）−で訂正しきれなかったエラー金目立九
なくするような補正例え′ず平均値補間が行なわれる・ 以上で本発明の実施例に用いるエラー訂正符号および伝
送系についての説明を終える。

以下この発明のエラー訂正装置の一実施例について第６
図〜第１５図を参照しながら説明しよう。

第６）はこの実施例の全体を示し、この図において０４
寸外部入力端子を示し、仁の外部入力端子（３力を介し
て例えばデジタルオーディオディスクからの隅、ｚＩデ
ータを復調部（至）に供給する＠この復調部に）はデジ
タルオーディオディスクに好適な変調方式で変調された
データを復調するものである。

例、ｔば８ピット−１４ビツトのブロックコーディング
による変調データを復調するものである。またこの復調
部のは入力データの系列から例えば２、１６　ＭＨｚの
ＰＬＬクロックを形成する。このａＮ部に）で復調した
データ、例えば２．１６　’Ｍビット／ｓｅｃ　（Ｄ　
ＮＲＺデータと上述ＰＬＬり四ツ）とを稜段の復号部（
至）に供給する。この復号部（至）は予めエラー訂正符
号化され九データを復号するものである。

すなわちディンターリーノとエラー訂正とを行うもので
ある。そしてとの復号部（至）で復号されたデる。なお
（２）はクリスタ宛クロックを発生する発振器である。

第７図は第６図の復号部（至）を詳細に示すもので、こ
の４７図において復号部（至）をＲＡＭ　（ランダムア
クセスメモリ）＠、ライトアドレス発生器（至）、リー
ドアドレス発生器−、エラー訂正回路■および補間回路
−等から構成する。この場合復調部（至）（第６図）か
らの復調データはデーター入力端子α３．バッファ（４
２ｍ）およびデーターパス榊を介してＲＡＭ＠に送出さ
れライトアドレス発生器（至）のライトアドレスに基づ
いて書き込まれる。そしてリードアドレス発生器（２）
のリードアドレスに基づいてＲＡＭ　＠　Ｉｃ書き込ま
れているデータが読み串されデーターパス−１補間回路
に）およびデーター出力端子−を介して後段のＤ／Ａ変
換器（ロ）（第６図）Ｋ供給される。そしてこのような
ＲＡｌ１５へのデータの書き込み、読み出しによシアー
夕の並べ戻し、すなわちディンターリーフが行われる。

なお、輪はＰＬＬクロック入力端子、（６１）Ｆｉ、Ｐ
ＬＬフレーム同期信号入力端子、（６２瀘７リスタルク
ロツク入力端子。

■はクリスタルフレーム同期信号入力端子である。

さらＫこのデータの書き込み、読み出しの間にエラー訂
正回路に）からのリードアドレス、具体的にはデコード
アドレス発生器−の！コードアドレスに基づいてＲＡＭ
　＠の内容が読み出されてエラー訂正が行われる。なお
輪は優先制御回路でラシＲＡＭ　＠のアクセスの優先順
位をリードアドレス発生器−、ライトアドレス発生器（
至）およびエラー訂正回路−の順に決定するものである
。また（口）はマルチプレクサである。

本例ではエラー訂正回路に）に水平マイクログロダラム
方式を採用している。すなわちマイクログログラムの１
ステツプが複数の機能ブロックに命令を実行させうるよ
うになっている。

このエラー訂正回路−をグロダラムカウンタに）、ＲＯ
Ｍ　（リードオンリーメモリ）四、１ワ一ド訂正演算回
路員、ポインタ付加回路Φ１）中よびデコードアドレス
発生器−等から構成する。ＲＯＭ　＠はマイクログログ
ラムを：、記憶するものであ）、このＲＯＭに）の各フ
ィールドが具体的にはそれぞれ制御信号・ジャンプアド
レス発生器（ロ）、ＣｌデコーＰ・Ｃ２デコードアドレ
ス発生器（ロ）、エラー位置アドレス発生器に）をなし
ている、Ｃ１デコードは上述第３図の復号器（２）に対
応するものであシ、Ｃ２デコード祉復号器＠に対応する
−のでおる。なお、！ロダラムカウンターは優先制御回
路−からのファンクシｌナルクルツクによシ駆動され（
端子［有］参照）、これによｆｉ、ＲＡ）１１ｖ）にお
けるディンターリーラ動作以外のタイミングで訂正動作
が行われるＯ この場合Ｃ１デコード・Ｃ２デコードアドレス発生器（
ロ）からエラー訂正を行うワードのアドレス信号がロジ
カルオア回路Ｃ冷介してデコードアドレス発生器−に送
出される。デコードアドレス発生器−はこのアドレス信
号によシボインタを指定されａＡＭ（ｇをアクセスする
。これによ、９Ｃ１デコード・Ｃ２デコードアドレス発
生器（ロ）のアドレス信号のピットが小さくてすむよう
にしている。このように両アドレス発生器彎（ロ）に基
づいて読み出されたデータは１ワ一ド訂正演算回路関に
データーパス輪を介して′云送される。他方制御信号・
ジャンプアドレス発生器（ロ）からの制御信号はバッフ
ァレジスタ合弁して１ワ一ド訂正演算回路ｔ４に送出さ
れ、この制御信号に基づいて各ワードのエラー訂正の演
算が実行される。この際エラー訂正のあるワード、すな
わちエラー位置もこの１ワ一ド訂正演算回路−で判別さ
れ、この判別信号に基づいて工２−位蓋アドレス発生器
（至）が、エラーのあるワードがブロック中のどこにあ
るかを指示するエラー位置アドレスを発生する。そして
このエラー位置アドレスがロジカルオア回路に）、デコ
ードアドレス発生器−およびマルチプレクサ（ロ）を介
してＲＡＭ＠に送出されエラーワード妃バッファ（２）
を介して「１」のディンタが付されそれ以外のワードに
はバッファ（至）を介して「０」のポインタが付加され
る。

このエラー訂正回路Ｈｏ理解を助けるためにここでは第
８図に示すフローチャートを参照しながらそのＣ１デコ
ードモードおよびＣ２デコードモードについて説明して
おく。このＣ１デコードモードおよびＣ２デコードモー
ドのアルゴリズムは第１の工２−訂正符号Ｃ１にエラー
があるかないかを判別することこてより始まる。エラー
がない場合にＦｉｃ１／インタをクリアする（「０」と
する）。

他方エラーがある場合に、けそれが１ワードのエラーか
複数ノーｒのエラーかを判別し、複数ワードのエラーの
場合にはエラーのあるワードにＣＩ／インクを立てる（
「１」とするシまたエラーが１ワードエラーでおるとき
にはそれを訂正し、そののちエラーのあったワードにＣ
１／インタを立てる。

このようＫしてＣ１デコードモードが行われる。

これＫＭ＜Ｃ２デコードモードはまず第２のエラー訂正
符号にエラーがあるかないかを判別し、まず工２−がな
い場合にｔｉ０２！ｌ’インクをクリアする。他方エラ
ーがある場合にはさらにそれが１ワードエラーかどうか
を判別しその次に１ブロツク中に複数ワードのエラーが
ある場合にはＣ１ポインタを監視しながらそれに対応す
るワードにＣ２ポインタを立てる。他方１ワードエラー
の場合・、′・ にはそのワードがＣ１ポインタを・立てたワードと同じ
かどうかを判別する。そして同じであればエラー訂正を
行い、さらにＣ２ポインタをクリアする。舒方Ｃ１／イ
ンタを付加したワードとエラーワードとが異なる場合に
はこれを誤検出と判断してブロック中の全てのワードに
０２／インクを立てる。こうして０２７′コードモード
を終了する。

このようにして各ワードに立てられたＣ２／インタを監
視して補間回路−ではそのワードを補間する。例えば前
置補間、中装置補間を行う。

次にＲＯＭ−に記憶されているマイクロプログラムの具
体的なフォーマットについて第９図を参照しながら説明
する。

このフォーマットでは１ステツプが２３ピツトからな）
それぞれ２ぎットのブランチフィールド、１３ビツトの
制御フィールド、８ビツトのＲＡ＝Ｍアドレスフィール
ドからなっている。そしてその用途に応じて２つのタイ
プに分かれている。この２つのフォーマットはブランチ
フィールドの内容によって区別される。埼 ブランチフィールド□の内容が「ｏ　ＯＪのときに　　
。

は第９図Ａに示すフォーマットが用いられる。このフォ
ーマットはノーオペレーション、すなわち次０１イクル
で鉱次のステップが実行されるものである。仁の場合に
は１３ビツトの制御フィールドのうちム〜Ｈで示す８ビ
ツトが用いられる。このＡ〜Ｈの命令の内容につｉては
後に詳述する・他方ブランチフィールドがｒｌ　ｏＪ　
ｒｏ　ｘＪｒｎＪのときに鉱第９図Ｂで示すフす−マッ
トが採用される。このフォーマットでは１３ビツトの制
御フィールドのうちＡ〜］ｉ：ｔでの５ビツトが真の制
御ピットとして用いられ、残シの３ビツトがジャングア
ドレスとして用いられる。そしてブランチフィールドの
内容が「１０」のときにはジャンプアドレスの指定する
ステップに移行する。すなわちジャングアドレスの内容
をプログラムカウンターに転送する。またブランチフィ
ールドが「０１」および「１１」のと１１には所定の状
態に対応し九ｒｌＪ　　ｒＯＪをそれぞれ判別してステ
ップのジャンプを行う゛。

次に制御フィールドのＡ−Ｉ’ｉの各ビットの命令の内
容について説明する。

ＲＯＭ（へ）の記憶しているマイクロプログラムが実行
する命令は大きく分せて、■シンドローム演算、■シン
ド四−ム８０〜Ｓ、が全て「０」かどうかの判定、すな
、わちエラーがないかどうかの判定、■エラー訂正およ
びポインタの付加である。シンドローム演算は ８ｏ−ΣＷ１ １讃６ ＝ｎゑ１ａ１； １　　　ｔ　、、、ｏ　　　ｌ ５２＝１ジ。“′ｔ；！ ｓ、＝　Σ♂１ｗ１ １−ロ によシそ−れぞれ求められる。またエラーの有無は ｓ、　＝　ｓ、　＝　ｓ２＝　ｓ３ が満たされるかどうかによって判定することができる。

この式が満たされるときにはノーエラートナル。実！１
ｉＫハ（Ｓ、６９．！ｉ、　＄８．（ＢＳ３）６９８゜
を演算し、この演算結果が「０」のときにはノルエラー
であると判断する。ここでθｌｄ　ｍｏｄ　２の加算で
ある。

エラー訂正はエラー位置を決定することによシ始まる。

この決定は Ｓ＝α−１ｓ、＝α−２１Ｓ２＝αづｌＳ３を満九すｌ
を求めればよい、そしてこのエラー位置ｌに応じて Ｗｉ＝Ｗｌ十ｓ。

を実行すればエラー訂正を行うことができる。

そして上述マイクロゾログラムの制御フィールドの各ピ
ッ）ａ＝：ａの制御内容はつぎの表１の示すよ５ＧＣ、
シンドローム演算、エラーの判定、エラー訂正を行う各
命令に対応する。

表　　１ こζで上記フォーマットの理解を助けるためにＣ１７’
コードモードにおける所定のｒ−ターブロックのシンド
ローム演算を行うフォーマット例について第１０図を参
照しながら説明しておく。

第１０図フォーマット例ではブランチフィールドの内容
が「００」であり、ノーオにレーション′１□。

であることを示す一制御フイールドのＡ　−Ｈの８ピツ
トの内容は全てｒｏｏｌｏｏｌｌｌＪであシ、この制御
内容からまずシンドローム演Ｘ＜、＝Ｏ）８＝０の判定
（Ｂ＝０　）、ＲＡＭ＠のリードモード（Ｃ−Ｏ）、シ
ンドローム演算可能（Ｄ＝１）、シンドローム演算（Ｅ
＝０）、その他はノーすベレーション（Ｆ、Ｇ、Ｈ＝Ｏ
）となることがわかる。そしてＲＡＭアドレスフィール
ドではそれぞれの内容が３Ｆ、３：８７％　３Ｄ、３Ｃ
・・・３０・−２Ｆ・−２３とな）ブロックの３２ワー
ドをそれぞれ読み出すこととなる。丸だしＲＡＭアドレ
スフィールドは１６進数で表わしている。

本例のマイクロゾログラムのフォーマットではブランチ
フィールドによシ２つのフォーマットを採用しうるよう
にし、ジャングアドレスの不要な場合には制御フィール
ドの全てを制御信号に割当てることができるようにして
いる。したがって分岐が不要なステラ！ではよプ多くの
機能ブロックに命令を実行させうろことができこの場合
に１ステツプのビット数を小さくすることができる。

なお上記ブランチフィールドの内容の判別には第１１図
に示す回路を用いることができる。この第１１図におい
て入力端子（財）はデーター・ぐスのＬＳＢが供給され
るものであシ、（ハ）は所定の演算を実行する演算回路
を示す。そして制御入力端子に）から制御信号、例えば
マイクＩ：ｌｆログラムの１ビツトを用いて入力端子■
からの信号、演算回路に）からの信号を切９換えるよう
になしこのスイッチを介して得た信号ＳＥＭＳを条件判
定回路Φつに供給している。この条件判定回路輯墓表２
に示す真理値表を実現する組合せ回路であり入力端子（
６８）（イ）にはそれぞれブランチフィールドの２ビツ
トＢＴＩ　。

ＢＴ２が供給される。条件判定回路＜６７）の出力は！
ロダラムカウンタに）のロード端子（７０）に供給され
、条件判定、具体的には「１」を判別してジャングアド
レスを！ロダラムカウンタｉ→に転送するようにしてい
る。「０」ではノーオペレーションである。

表２ 周知のとおシ、このような真理値表から第１２図に示す
構成例を得ることができる。このことには説、明を要し
ないであろう。

次に本例で用いる１ワ一ド訂正演算回路…の具体例につ
いて第１３図を参照しながら説明しよう。

こＱ１１ワ一ド訂正演算路−は回路二二ツ）　（７１）
（７２）（７３）１７ｅら表）、これら回路ユニット（
７１Ｘ７２Ｘ７３Ｘ７優でそれぞれシンドａ−ムＳ。、
８１　ｅ　８２　＋　８３を形成する。そして、回路ユ
ニットσ’２）Ｇ’３）１７４１）でさらにシンドロー
Ａ　Ｓ４．８２１　Ｓ、　ニソレソレａ−’　ｅ　／！
−”　１α−３ｉを乗算するものである。

この場合ブロックの各ワードは順次データーセ（７８）
　（７９）　（８０）　（８１）に送出される・そして
加算器（７８）に送出されたワードはラッチ（８２）を
介して加算器（７８）に帰還される。この結果この回路
エニツ）　（７１）ではシンドロームｓ０が得られる。

他方性の回路エニッ）　（７２）の加算器（７９）に送
出されたノー　　　′ドはα乗算器（８３）およびデー
ターセレクタ（８４）およびラッチ（８５）を介して加
算器（７９）に帰還される。

この結果この回路ユニット（７２）ではシンドロームＳ
、が得られる。同様に回路エニツ）　（７３）　（７４
）ではそれぞれシンドローム８２　＃　８３−が得られ
る。このことに説明は要しないであろう。

このようにして得られたシンドロームｓ−８５ から （８ｏθＢ、（Ｂ８２ｅＳ、ｅＢ４）＄８゜が得られる
。すなやちシンドロームＳがｒ−ターセレクタ（７７）
を介し、て加算器（８ｏ）に供給されここでシンドロー
ムｓ２に加算される。またこのように加算された加算内
容（ｓ３■Ｓ２）がｆ−ターセレクタ（７６）を介して
他の加算器（７９）に送出され、ここでシンドロームＳ
、に加算される。そしてここで得た（ｓ、ｅｅｓ２ｅｓ
、＞がデーターセレクタ（７５）を介して加算器（７８
）に送出され、ここでシンドロームＳ。と加算される。

そしてこのようにして’ａ＊　（Ｓｏ＄ｓ、　ｅｓ２’
！７３８Ｂ　）　カｍ１ｉｔ５　（８６）テシｙトｏ−
ムｓ。Ｋ加ｊｌｔｔ、テ（ｓＯ■ｓ１＠５２ｅｓ、　）
ｅＳｏが得られる。この演算結果を判断してエラーの有
無を判定する。この演算結果は端子（９３）を介して導
出される。

エラー位置を決定するには上述のようにして得たシンド
ロームＳ　−８をそれぞれα−１，α−２゜ｓ α−で順次除算していけばよい。すなわちシンドローム
Ｓ３をα−乗算器（８７）　、データーセレクタ（８８
）　、ラッチ（８９）を介して巡回させる。そうすると
１回巡回させればＳ、α−を得ることができる。

同様にして他の回路ユニット（７Ｆ）　（７２）　（７
３）でＳｏ、　Ｓ、α−１，Ｓ２α−を得る。そしてこ
のようにして得たＳ。、Ｓ、α−１，Ｓ２α　およびＳ
、α−が等しくなるかどうかを監視しながらエラー位置
を判定する。

なおこのようなｉ回の巡回に応じてエラー位置カウンタ
がカウントアツプし、このカウンタの内容によってエラ
ー位置アドレスが決定される。このエラー位置アドレス
を発生させるにはたとえばＲＯＭを用いればよい。そし
てこのエラー位置アドレスを上述のデコードアドレス発
生器（４５）　Ｋ送出しＩインタを指定することにより
ＲＡＭ　＠のアクセスを行えるようにしている。

このようにシンドローム演算およびエラー位置アドレス
生成を行ったのちには、１ワーｒエラー訂正を行う。す
なわち、エラー位置アドレスに基づいてエラーワードｗ
１を読み出して、これをラッチ’（９０）に転−送する
。そして、このラッチＣ９０）のエラーワードＷｌと他
のラッチ（８２）のシンドロームＳ０とを加算器（９１
）で加算する。これは、ｗｉ←ｗｉｅＳｏであシ、この
加算によシェラ−訂正が行われる。

そして、このエラー訂正されたワードＷｉがバッファ（
９２）　ｓＱよびデーターパス榊を介してＲｔｒｖｔ　
＠　Ｋ　％き込まれる。

なお、第１３図の回路エニツ）　（７１）において（９
４）はデーターセレクタであり、回路ユニット（７２）
において（９５）けα−１乗算器であシ、回路ユニット
（７３）において（９６）はα２乗算器、（９７）はα
−２乗算器であシ、回路ユニット（７４）において（９
８）は−乗算器である。

本例ではＣ１，Ｃ２およびＣ３の乗算を行う乗算器（８
３）　、　（％）　、　（９８）をそれぞれ第１４図Ａ
、Ｂ、Ｃに示すように構成している。この第１５図にお
いてものはｍｏｄ　２の加算を示す。具体的にはエクス
クル−シブオアで構成される。α　、αおよびＣ３がが
ロア体ＧＦ（２”）上での各データのロケーションを１
．２．３シストさせることに対応し、かつ生成多項式が
ｘ８＋　ｘ’　＋　ｘ５＋　ｘ２＋　ｉであることを考
えればこれらのことは容易に理解できる。

α−１，α−２およびα−６の宋算器（除算器）（９５
）。

（９７）　、　（８７）が第１５図Ａ、Ｂ、Ｃに示すよ
うに構成されることも同様である。

このような実施例によれば、従前のようなランダムロジ
ックで復号部を構成するのでなく、マイクロプログラム
方式を採用している。この結果、ＲＯＭを多用でき、チ
ップ面積を小さくおさえることができる。かつ、ＬＳＩ
化のときの設計が容易となる。　ＲＯＭに口＝ドされる
グロダラムのうちどれが最適かを容易に判断しうる。

また共通パスを採用しているため、論理の見とおしがよ
くなシ、設計を一層確実に行える。

また優先制御回路に）によシＲＡＭ（ロ）の読み出し、
書き込みすなわちディンターリーブと、エラー訂正とを
時分割して実行しているＯで、デコーｒを効率よく行え
る。しかも、各機能回路を並列化し、これらを水平マイ
クロプログラム方式にこり制御するようにしているので
、各命令を同時奥行させることができ、一層効率よくデ
コードを行える。

さらに、マイクロプログラムのフォーマットにブランチ
フィールドを付加し、゛これにより分岐を要するものと
要しないものとを判別できるようにしている。そして、
分ｉを要するものにはジャングアドレスを含ませ、極力
分岐を要しないものには、ジャンプアドレスに割りあて
るビットの分だけ制御ピットを拡張しうるようＫしてい
る。したがって、よシ少な°ＡＲＯＭ容量でよシ多くの
命令を実行させることができる。

以上で第１の実施例の説明を終える。

つぎに本発明エラー訂正装置の第２の実施例について第
１６図〜第２０図を参照しながら説明しよう。

第１６図は本例の復号部（３３Ａ）を示し、この図にお
いて第７図と対応する箇所には対応する符号を付してそ
れぞれの詳細説明を省略する。

第１６図においては、第７図の１ワ一ド訂正演算回路−
に変更を加えるとともに＃≠！字２ワーノーインタ消去
演算回路（９９）を付加している。本例は０１７′コー
ドモードで付したポインタを参照してＣ２デコードモー
ドでエラーのあるワードの位置を監視し、この監視によ
シ２ワードのエラーの場合にはそれらをも訂正しうるよ
うにしている。

すなわち、第１７図のフローチャートにしたがって説明
すれば、Ｃ１デコーＰモードでは第８図と同様な演算処
理を行い、他方Ｃ２チェックモードではまずシンドロー
ム演算を行い、そののちエラーｉ工あるかないかを判断
する。エラーがない場合にはＣ２，！”インクをクリア
する。エラーがある場合にはそのエラーが１ワードエラ
ーかどうかを判断する。もし１ワードエラーでめればエ
ラー訂正を行ったのちＣ２ポインタをクリアする。１ワ
ードエラーでなく、複数のエラーである場合にはＣ１デ
コードモードにおけるＣ１ポインタの個数を計数し、そ
れが「２」であるかどうかを判別する。「２」であれば
２ワード訂正を行うとともに０２／インクを消去する。

他方、ＣＩ、ｊ？ポインタ付されたワードの個数が３以
上の場合にはＣ１をポインタに応じてＣ２ポインタを付
加し、これに応じて補間を行えるようにしている。

つぎに、本例の１ワ一ド訂正演算回ＩＲｆｉおよび２ワ
一ドＩインタ消去演算回路（９９）について第１８図お
よび第１９図を参照しながら具体的に説明する。本例で
は以下述べるように１ワ一ド訂正演算回路（５０Ａ）に
（１＋（！’−ｊ　）−’生成回路（ｉｏｏ）　’ｘ付
加することによシ１ワード訂正演算回路（５０Ａ）で２
ワード訂正も行えるようにしている。

第１８図において、１ワ一ド訂正演算回路（５０Ａ）Ｆ
ｉＣ１デコードモードてはすでに第１３図で述べた例と
同様にシンドローム演算等を行って１ワード訂正等を行
う、このことについては説明を繰シ返さない。他方、す
てに述べたように２ワード訂正には・ｌをエラーノ臂タ
ーンとじて の演算が必要であシ、この演算のうちの分子項（１＋α
ｉ−Ｊ　）−１ｏ演算を（１＋α１−ｊ）−１生成回路
（１００）によって行う。そして、この（１＋α１−ｊ
）−１を回路ユニット（７２Ａ）で（８ｏ＋α−ｊＳ、
　）と乗算する。

この（１＋αｉ−ｊ　）−１生成回路（１００）ではい
わゆるＲＯＭ　ｔ　＊ｔｉ　ＰＬＡ　（ｆロダラマブル
ロジカルアレイ）によるテーブルルックアッグによって
演算を行っている。すなわち、エラー位置アドレス発生
器（５５）　（第１６図参照）のエラー位置データｌ　
ｙ　ｊｌ；□ をコントロールパス（１０１）＆介してエラー位置レジ
スタ（１０２）　、　（１０３）に順次転送する。この
エラー位置データ１．ｊは加算器（１０４）で加算され
、ここで（ｉ−Ｊ）を得る。なお、エラー位置レジスタ
（１０３）のデータはインバータ（１０５）を介して加
算器（１０４）に供給されている。この加算器（１０４
）の出力はたとえばＲＯＭ　（１０６）に供給される。

こコテＲＯＭ（１０６）には（ｉ−ｊ　）を（１＋α１
−ｊ）−１に変換するためのチーツルが記憶されてお夛
、この結果、ＲＯＭ（１０６）の取方として（１＋α１
−ｊ）−ｆが得られる。この演算結果はレジスタ（１０
７）に転送される。

他方分母項（Ｓｏ＋α−ｊＢ、）はつぎのようにして形
成される。すなわち、回路エニッ）　（７２Ａ）におい
て、ラッチ（８５）Ｏｒ−タ、すなわちシンドローム８
゜をα−１乗算器（９５）　、データセレクタ（８４）
およびラッチ（８５）のループで１回巡回させる。この
結果、ラッチ（８５）　Ｋα−ｊＳ、を得る。そして、
このように得たα−ｊＳ、を加鉾器（７９）およびデー
ターセレクタ（７５）を介して他の加算器（７８）に送
出する。他方、ラッチ（８２）にた＜セえられているシ
ンドロームＳｏをこの加算器（７８）に送出する。そし
てこの結果　・とじて得た（　Ｓｏ＋α−ｊＢ、　）を
ランチ（ε２）に転送し　　。

ておく。

以上のようにして得た分母項および分子項の乗算はΔラ
レルシリアル変換器（１０Ｂ）　、乗算器（１０９）、
α乗算器（＆（）および加算器（７９）によってがロア
体ＧＦ（２’）上で乗算される。このことの理解を助け
るために不要の部分を除いた第１９図を参照しながら説
明すると、第１９図において、Ａ（＝（１＋α１−ｊ）
−１）がパラレルデータとして８ビツトの乗算器（１０
９）　（ｍｏｄ　２　）に供給される。この乗算器（１
０９）はたとえば第２０図Ａに示すように８個の２人力
型のアンド回路（１’、０）によ多構成される。他方、
データＢ（＝Ｓｏ＋α−ｊＢ、　）はパラレルシリアル
変換器（ｉｏｅ）でシリアルデータとされて乗算器（１
０９）に供給される。乗算器（１０９）の出力は加算器
（７９）およびα乗算器（８３）、ラッチ（８５）を介
して加算器（７９）　（ｍｏｄ　２　）にフィートノ々
ツクされる。この加算器（７５）はたとえば第２０図Ｂ
に示すように８個の２人力型のエクスクル−シブオフ回
路（１１１）Ｋよって構成される。

このような構成では８ピツトのクロックによって、すな
わちシリアルデータが８ビツト分送出されると、ガロア
体ＧＦ（２）の上における乗算が行われる。たとえば、
元ムをα”　（＝１ｏ３．１０１００）とし、−元Ｂを
α’（＝００１１１０１０　）として元Ａ。

Ｂの乗算を行うと、加算器（７９）の出力として、各ク
ロック、すなわち１クロツク目ないし８クロツク目にお
いてつぎのような演算結果を得る。

１クロック；　ｏｏｏｏｏｏｏ。

２クロック；　ｏｏｏｏｏｏｏ。

３クロック：　１０ｉ１０１００ ４クロック；　ｌｌ０ＣＯＯＯＩ ５クロック：　００１０１０１１ ６クロ２り：　０１０１０１１０ ７クロツク：　０００１１０００ ８クロック：　００１１００００ ここで００１１００．００はα２９で゛あり、この値が
Ａ×Ｂであることは明らかである。

ここでは上述の乗算が一般性のあることを証明しておく
。ガロア体ＧＦ（２”）上の元はベクトル表現で ＩＬｌ−１α”−’　＋　’ｎ−２α”−”　＋　・＝
　＋　ａ　１α＋ｌａｇとなシ、いま亀＝８の場合であ
れば、 Ａ　＝ａ　７α７＋ａ６α’　＋　”・＋　ａ　、α＋
ＡｇＢ＝ｂ、α７＋ｂ６α６＋・・・＋ｂ、α十ｂ０で
あ）、ム×Ｂは ＡＸＢ＝：ｂ、−Ａ・α’　＋　ｂ６−Ａ−（ｔ’　＋
　ｂ、−Ａ−α５＋　ｂ４−Ａ−（Ｚ’＋ｂ３−Ａ−α
’＋ｂ２−Ａ−α２＋ｂ、・Ａ−α＋ｂｏ−Ａであるか
ら、 ＡＸＢ＝（（（（（（ｂ、−Ａ−（Ｅ＋ｂ６−Ａ）　−
（！＋ｂ５−Ａ）　−α＋ｂ、−Ａ）−α＋ｂ、−Ａ）
−α＋ｂ２−Ａ）−α＋ｂ、−Ａ）−α＋ｂｏ櫃 となり、上述の演算でがロア体ＧＦ（２８）における乗
算を行えることがわかる。

このような構成であると、ｎビット、本例では８ビツト
のクロックを要するが、その反面構成を極めて簡略化す
ることができる。たとえば、従前のＲＯＭを用いた乗算
器であると元の、ロケーションと元との変換およびその
逆変換にＲＯＭのテーブルルックアップを行う必要があ
シ、たとえば、ｎ＝８としても５１２バイトの容量が必
要である。ｎ＝９とすると１０２４バイト必要となる。

これに対して本方式によれば、７リツグフロツグ、アン
ド回路およびエクスクル−シブオフ回路等４０個はどの
構成ですむ・とくに注目すべき点はデータのピット数が
増えてもさほど構成を複雑とせずにすむことでちる。す
なわち、前述のＲＯＭを採用する場合にはｎが１増える
と一般に２倍のＲＯＭ容量が必要となるが、本方式では
単にｒ−）の個数を増やすのみですみ、たとえばｎ　＝
　８からｎ＝９としても４０個から５０個の増加で済む
。

回路エニツ）　（７２ｋ）の加算器（７９）の出力とし
て得られる。そして、このエラーパターン・１がｆ−タ
セレクタ（１１２）を介して加算器（９１）に供給され
る。

他方この加算器（９１）にはラッチ（９ｏ）を介してエ
ラーワードＷ、も供給される：。この結果、この加算器
へ （９１）でエラー訂正Ｗｉ←ｖ３＋ｅｌが行われる。

他のエラーパターンｅｊはｅｊ−←ｓｏ＋＠ｉで得られ
るので、加算器（１１３）でこの加算を行う。こうして
得喪エラーｄターン・ｊＫついても加算器（９１）でエ
ラー訂正ｗｊ４−ｗｊ＋・ｊが実行される。

このような実施例において［１の実施例と同様の作用効
果を得ることは容易に理解できるであろう。まえ、本例
では、Ｃ１デコードモードにおける訂正を信頼し、この
モードで得たエラーＩインクによ〉エラーが２ワードエ
ラーで暮るかを判別し、もし、そうであれば２ワードエ
ラーまで訂正しうる゛ようＫしてｉる。したがって、訂
正能力を向上させることができる。

を九、本例ではエラーパターンを得るための乗算をｒ−
）Ｋよ）構成している。すなわち、／４ラレルデータと
しての元Ａとシリアルデー夕としての元Ｂとを１クロツ
ク（具体的には８タロツク）で乗算器（１０９）で乗算
し、各クロックととに得られる乗算結果を、加算器（７
９）、α乗算器（８３）およびラッチ（８５）のなすル
ーノに巡回加算していくようにしているのである。この
場合、加算器（７９）および乗算器（１０９）は第２０
図で述べたようにｒ−トで構成される。α乗算器（０）
も第１４図で述べたようにダートで構成される。したが
って、乗算の実行に８クロツクを要する反面構成を極め
て簡略化できる。まえ、元のビットが増加しても増加す
るダート数はわずかですむという利点もある。

以上述べたように１本発明エラー訂正装置によれば、メ
モリに記憶されたマイクログログラムによシュ２−訂正
動作および一インク付加動作を並行して実行しうるよう
にしている。したがって、演算処理上の効率が上昇する
。また、マイクログログラムによシ、従前のランダムロ
ジックに訃けるハードウェアをファームウェアで置換し
うるので構成を部層化しうる＠ なお、本発明は上述実施例に限定されるものではなく、
その要旨を逸脱しない範囲で種々変更が可能である。た
とえば、第１の実施例ではＣ２デコードモードで１ワー
ドエラーが検出され、このエラーワードにＣＩポインタ
が付加されていないときには、誤ったデコードがあった
ものと判断してブロックの全ワードにＣ２／インクを付
加しているが、この場合に０１デコードモーｒのＣ１ポ
インクが４個あれば、これはＣ２デコードモードで４ワ
ードエラーを１ワードエラーと誤ってデコードしたもの
と判断しく本例ではそのような傾向がある）、Ｃ１／イ
ンタのあるワードのみを補間するようにしてもよい。

また１、Ｃ１ｆコードモードで２ワードエラーまで訂正
するようにしてもよい。

【図面の簡単な説明】

第１図〜第５図はともに本発明の説明に供する線図、第
６図は本発明エラー訂正装置の一実施例を全体として示
すブロック図、第７図は第６図例の復号部に）を示すブ
ロック図、第８図は第７回復号部（至）の動作を説明す
るためのフローチャート。 第９図は第７回復号部（至）のＲＯＭ　＠の記憶された
マイクロゾログラムのフォーマットを示す線図、第１０
図は第９図のフォーマットの一例を示す線図。 第１１図および第１２図はと、も、、、に館９図の７ｔ
−マットの説明に供する！ロック図、第１３図は第７回
復号部（転）の１ワ一ド訂正演算回路輪の具体例を示す
ブロック図、第１４図は第１３図例のα乗算’Ｚ’ｊ　
Ｃ３３）、α乗算器（９６）　、α３乗算器（９８）の
構成例を示す線図、第１５図は第１３図例のα　乗算器
（９Ｆ）　、α−２乗算器（９７）　、α−３乗算器（
８７）の構成例を示す線図、第１６図は本発明エラー訂
正装置の他の実施例の復号部（３３Ａ）を示すブロック
図、第１７図は第１６回復号部（３３Ａ）の動作を説明
するためのフローチャート、第１８図は第１６図の１ワ
一ド訂正演算回路（５０Ａ）等の具体例゛を示す！コツ
２図、第１９図および第２０図はともに第１８図例の説
明に供する線図である。 に）は復号部、０のはデータ系列のディンターＩＪ−ブ
用のＲＡＭ１（至）はライトアドレス発生器、０！はリ
ードアドレス発生器、−はマイクロゾログラムを記憶し
ているＲＯＭ１ｆｉは１ワ一ド訂正演算回路、（５１）
　（５２）はポインタ付加回路である。 第９　Ｌ、ｉ ２′１　　　　　　儒−リ１ン　　　　　　　　　　　
　八　了４綽　　柳″、　　　　　Ａ）′ Ｉ ド　　　　　　　　　　　　　　　門　Ｉ第市区 第１４図 ぐτ・１５図

Claims (1)

【特許請求の範囲】
1. 予め時間軸上に並べ変えられた複数のデータワードおよ
   びチェックワードからブロックを構成してなるデータ系
   列を２イトアドレス発生器に基づいてメモリに書き込ん
   だのち、リードアドレス発生缶に基づいて上記メモリか
   ら読み出して並べ戻したデータ系列を得、かつ上記書き
   込みおよび読み出しの間に上記チェックワードに基づい
   て工２−訂正を行うエラー訂正装置１ｔにおいて、上記
   エラー訂正演算を行うエラー訂正演算回路と、上記ブロ
   ックのエラー状態に基づいて上記データワードにポイン
   タを付加するポインタ付加回路と、これらエラー訂正演
   算回路およびポインタ付加回路を制御するフィールドか
   らなるマイクロプログラムｔ−記憶するメモリとを有す
   ることを特徴とするエラー訂正装置。