JPS58125175A - ガロア体の乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明けがロア体ＧＦ（２ｎ）で元を乗算する乗算回
路に関し、と〈Ｋ構成を簡略化しうるようにしたもので
ある。

がロア体ＧＦ（２ｎ）から零元を除いたものは巡回群で
あり、零元以外の元Ａ、ＢはＡ＝α１．Ｂ＝αｊで表わ
され、それらの乗算ＡｘＢについてＡ×ｎ＝（αｌ）×
（αｊ）＝α１＋ｊが成立する。ただし、αは生成多項
式の根である。以下の駅間において屯同様である。

したがって、元をそのロケーションに変換する変換テー
ブルと、その逆変換のテーブルとがあれば、ＡｘＢの乗
算結果を得ることができる。すなわち、変換テーブルで
元Ａ、Ｂをそれらのロケーションｉ、ｊに変換する。こ
ののち、ｉとｊとを加算して（ｉ＋Ｄを得る。そして、
この（ｉ＋Ｈを逆変換のテーブルでＡｘＢ（＝αｉ＋ｊ
　）に変換するのである。

ところで、このような変換、逆変換は具体的にはＲＯＭ
（リードオンリメモリ）等で実現しうる。

しかしながら、このような構成ではがロア体（２）で２
５６バイトの容量のＲＯＭｔ−要し、構成が複雑となる
。さらＫ、位数２８が増加し、たとえば２９となると、
ＲＯＭの容量を１０２４バイトと４倍に急増させ々けれ
ばならない。

この発明はこのような事情を考慮してなされたものであ
シ、簡単な構成でガロア体ＧＦ（２ｎ）上の乗算を行え
る乗算回路を提供することを目的としている。

この発明では、このような目的を達成するために、ガロ
ア体ＧＦ（２ｎ）の元がベクトル表現でａｎ−、（Ｘ”
−’　十ａ、−２ｃｆ”−”　＋””−＋　ａｌα＋　
ａ。

で表わされ、たとえばｎ　＝　９とすると、元Ａ、Ｂが
それぞれ Ａ　＝ａ　７ａ　７＋　ａ　ａ　ａ　’十ａ　ｓ　α’
＋　ａ　４　α’　＋　ａ　ａ　ａ３＋　ａ　２　α２
＋ａ　１ａ＋　ｎ　。

ｎ＝ｂ７α７＋ｂ６α６＋ｂ、α５＋ｂ４α４＋ｂ３α
３＋ｂ２α２＋ｂ１α十す。

と表わされ、 Ａ　ｘＢ＝　ｂ、　＊Ａ−ｃＸ’＋ｂ、−Ａ−（Ｘ’＋
ｂ５−Ａ−（Ｘ’＋ｂ４−Ａ−ａ’＋ｂ３・Ａ・α３＋
ｂ２−Ａ−α２＋ｂ１−Ａ−α＋ｂｏ−Ａ＝　（（（（
（（ｂ、　・Ａ−ａ−Ｆｂ、−Ａ）・α＋ｂ５−Ａ）・
ａ＋ｂ４・Ａ）・ａ＋ｂ３−Ａ）−α＋ｂ２−Ａ）−α
＋ｂ１・Ａ）−α＋ｂｏ−Ａとなる仁とを利用する。す
なわち、括弧で〈〈らｈた演算がすべてＸ・α＋ｂ、、
Ａで表わされることに着目する。たとえば、初めの演算
では（ｉ＝６）、ｘ＝ｂ７・Ａであり、っぎの演算では
（ｉ＝５）、Ｘ＝（ｂ、・Ａ・α＋ｂ６・λ）である、
そして、このことがら、Ｘ・α＋ｂｉ−Ａの演算を行う
回路をｒ−）で構成し、この回路で得られた演算結果を
巡回させて内がわの括弧で〈〈られる演算から順次実行
していくようにしているのである。

以下、この発明のガロア体の乗算回路をエラー訂正装置
に適用した一実施例について説明する。

ζこではまずこの実施例の理解を助ける丸めに、この実
施例におけるエラー訂正符号および伝送系について説明
しておく。

エラー訂正符号を記述する場合、ベクトル表現或いは巡
回群による表現が用いられる。ｔず、Ｇ　Ｆ　（２１上
では、既約なｍ次の多項式Ｆ　（ｘ）を考える。

＠Ｏ”と′１′の元しか存在し々い体Ｇ　Ｆ　（２）の
上では、既約な多項式Ｆ　（ｘ）は、根を持たない、そ
こで（Ｆ（ｘ）＝０）を満足する仮想的な根αを考える
。

このとき、零元を含むαのべき乗で表わされる２ｍ個の
相異なる元Ｏ１α、α２．α３・・・・・−・・ｃＦ′
−ＩＦｉ、拡大体Ｇ　Ｆ　（２ｍ）を構成スル、　ＧＦ
（２ｒｒ′）ｔｉ、Ｇ　Ｆ　（２）の上のｍ次の既約多
項式Ｆ（ｘ）を法とする多項式１１で６る。ＧＦ（２’
″）ノ元は、１．α−（ｘ）。

α’＝（Ｘ”ｌｅ・・・・・・・・・、αｍ−１芒（ｘ
ｍ−１）　０線形結合でかきあられすことができる。即
ち ｇ　ｏ　＋　ａ□（ｘ　）　＋　ａ　２　（Ｘ　”　）
＋・・川・川　ａｍ−□（ｘｍ−１）＝１＋１α＋ａα
２＋曲朋・＋−−１αｍ−１０Ｈ２ あるいはぐ”ｍ−１’　”ｍ−２””曲”’　”２　’
　ａｌ　’　”Ｏ）ここで、”Ｏ”１　””””””ｍ
−１（’　Ｇ　Ｆ（ｐ）　トｆｔ　ル。

−例として、ＧＦ（２ｇ）を考えると、（ｍｏｄ。

Ｆ（ｘ）＝　ｘ８＋ｘ’＋ｘ３＋ｘ２＋１　）で全ての
８ビツトのデータは ａ７ｘ７＋ａ６ｘ’＋ａ５ｘ’＋ａ４ｘ’＋ａ３ｘ３＋
ａ２ｘ２＋ａ１ｘ＋ａ。

又は（８７ｒ８６・ａ　ｓ　＊　８４　＊　ａ　ｓ・１
２＋　ａ工＋　ａ　ｏ　）で書きあらゎせるので、例え
ばａ７をＭＯＢ側、ａｏをＬＳＢＩＩＩＩＫ割シ当てる
。ａｎは、ＧＦ（２）に属するので、０又は１である。

また、多項式Ｆ　（ｘ）から（ｍｘｍ）の下記の生成行
列Ｔが導かれる。

他の表現としては、巡回群を用いた屯のがある。

これは、ＧＦ（２ｍ）から０元を除く、残りの元が位数
２ｍ−１の乗法群をなすことを利用するものである。Ｇ
Ｆ（２ｍ）の元を巡回群を用いて表現すると ０、１　（＝ｅ　（１２ｍ−１）　、　（１、α２　、
　（１３、・曲・・、、　ｃ（柚−１となる。

さて、本例では、ｍピットを１ワードとし、ｎワードで
１ブロツクを構成するとき、下記の一臂すティ検査行列
ＨＫ４ｂとづいてに個のチェックワードを発生するよう
にしている。

また、行列Ｔによっても同様にパリティ検査行列Ｈを表
現することができる。

但し、■は、（ｍＸｍ）の単位行列である。

上述のように、根αを用いた表現と生成行列Ｔを用いた
表現との両者は本質的に同一である。

更に、４個（ｋ＝４　）のチェックワードを用いる場合
を例にとると、・母すテイ検査行列Ｈはとなる。受信デ
ータの１ブロツクを列ベクトルＶ＝（礼−１，礼−２，
・・・・・・・・・、金１　、礼）（但し貨１＝ｗｉ＋
ｅｉ・ｅｉ：エラー・９ターン）とすると受信側で発生
する４個のシンドロームＳ。、Ｓｌ、Ｓ２．Ｓ３はとな
る。このエラー訂正符号は、ひとつのエラー訂正ｆロッ
ク内の２ワード０エラーまでのエラー訂正が可能であり
、エラーロケーションがわかっているときには、３ワー
ドエラー又は４ワードエラーの訂正が可能である。

１ｆロツク中に４個のチェックワード（ｐ　ｅ＝　ｙ、
。

Ｑ　”Ｗ２　＊　ｒ　”＝町ｒ　１＝Ｗｏ　）が含壕れ
る。このチェッ計算過租を省略し、結果のみを示すと となる。このようにしてチェックワードｐ、ｑ。

ｒ、ＩＩを形成するのが送信１１１に設けられた符号器
の役目である。

次に、上述のように形成されたチェックワードを含むデ
ータが伝送され、受信された場合のエラー訂正の基本的
アルプリズムについて説明する。

（１１エラーがない場合−８ｏ＝８１＝８２＝８３＝Ｏ
（２）１ワードエラー（エラーノ母ターンをｅｉトスル
）ノ場合：　Ｓｏ＝　ｅｉ８１＝　α’ｅｔ　　ｓ２＝
　ＣＥ２’ｅｌＳ−α３ｊｅ。

とかり、ｉを順次変えたときに、下記の関係が成立する
かどうかで１ワードエラーかどうかを判定することがで
きる。或いは となり、α１の・リーンを予めＲＯＭに配憶されている
ものと比較してエラーロケーション１が分かる。そのト
キのシンドロームＳ１カエラーノヤターンｅ、そのもの
となる。

〔３〕２ワードエラー（ｅ、、ｅｊ）の場合上式を変形
すると したがって が成立すれば、２ワードエラーと判定され、そのときの
エラーノ臂ターンは となる。

後述する本例では、このエラーノ豐ターンｅｉを求める
際に用いる（Ｓｏ＋α−ｊＳｌ）と（１＋αｉ−ｊ　）
−１との乗算に本発明を適用している。

つぎに具体的な伝送系について第１図〜第５図を参照し
ながら説明しておく。この伝送系はオーディオＰＣＭ信
号の記録再生系であり、より具体的には磁気配録再生装
置や回転ディスク装置を考えうる。

第１図は、記録系に設けられるエラー訂正エンコーダを
全体として示すもので、その入力側にオーディオＰＣＭ
信号が供給される。オーディオＰＣＭ信号は、左右のス
テレオ信号の夫々をサン！リング周波数ｆ、（例えば４
４．１　［ｋＨｚ　：］　）　テもッテサン！リングし
、１サンダルを１ワード（２を補数とするコードで１６
ピツト）に変換することで形成されている。したがって
左チャンネルのオーディオ信号に関しては、（Ｌｏ、Ｌ
□、Ｒ２・・・・・・・・・）と各ワードが連続するＰ
ＣＭデータが得られ、右チャンネルのオーディオ信号に
関しても（Ｒｏ、Ｒ１，Ｒ，・・・・・・・・・）と各
ワードが連続するＰＣＭデータが得られる。

この左右のチャンネルのＰＣＭデータが夫々６チヤンネ
ルずつに分けられ、計１２チャンネルのＰＣＭデータ系
列が入力される。所定のタイミングにおいては％　　（
”６ｎ”６ｎ””６ｎ＋１１Ｒ６ｎ＋１１Ｌ６ｎ＋２１
Ｒ６ｒｔ＋２’”６ｎ＋３１　Ｒｓｎ＋ａ　ｌ　Ｌ６ｎ
＋４１　Ｒ６ｎ＋４　’　”Ｉｎ＋！　’　Ｒ６ｎ＋５
　　）の１２ワードが入力される。この例では、１ワー
ドを上位８ビツトと下位８ピツトとに分け、１２チヤン
ネルを更に２４チヤンネルとして処理している。ＰＣＭ
データの１ワードを簡単のために、ｗＩとして表わし、
上位８ビツトに関しては、”ｉｌＡと人のサフィックス
を付加し、下位８ピツトに関しては、ｗｉ　、ＢとＢの
サフィックスを付加して区別している。例えばＬ　がＷ
　　及びＷ　　の２つに分割され６ｎ　　　　　１２ｎ
、Ａ　　　　　　　１２ｎ、Ｂることになる。

この２４チヤンネルのＰＣＭデータ系列がまず偶奇イン
ターリーバ（１）に対して供給される。（ｎ＝０　、１
　、２−・・・・−・−）とすると、Ｌ　　（＝Ｗｔｚ
ｎ＊Ａ、ｎ Ｗ１！ｎ、Ｂ　））Ｒ６ｎ　（＝町２ｎ＋１．Ａ％　Ｗ
１２ｎ＋１．Ｂ　）’　”６ｎ＋２（””　Ｗ１２ｎ＋
４．Ａ％　ｗ１２ｎ＋４　、Ｂ　）　％　Ｒ６ｎ＋２　
（＝”１２ｎ＋５．Ａ％Ｗ１２ｎ＋５．Ｂ　’）＼Ｌｏ
ｎ−Ｈ（＝ｗ１２ｎ＋８．Ａ”　１２ｎ＋８．Ｂ　）　
％”６ｎ＋４　（”’１２ｎ＋９．Ａ’　”１２ｎ＋９
．Ｂ　”の夫々が偶数番目のワードであり、これ以外が
奇数番目のワードである。偶数番目のワードからなるＰ
ＣＭデータ系列の夫々が偶奇インターリーバ（１）の１
ワ一ド遅延回路（２ＡＸ２ＢＸ３ＡＸ３ＢＸ４ＡＸ４Ｂ
Ｘ５ＡＸ５ＢＸ６ＡＸ６ＢＸ７ＡＸ７Ｂ）によって１ワ
ード遅延される。勿論、１ワードより大きい例えば８ワ
ードを遅延させゐようにしても良い。また、偶奇インタ
ーリーバ（１）では、偶数番目のワードからなる１２個
のデータ系列が第１〜第１２番目までの伝送チャンネル
を占め、奇数番目のワードからなる１２個のデータ系列
が第１３〜第２４番目までの伝送チャンネルを占めるよ
うに変換される。

偶奇インターリーバ（１）は、左右のステレオ信号の夫
々に関して連続する２ワ一ド以上が誤シ、然もこのエラ
ーが訂正不可能となることを防止するための本のである
。例えば（”ｉ−ｔ　、”ｉ　、”ｉ＋ｔ　）と連続す
る３ワードを考えると、Ｌｉが誤っており、然もこのエ
ラーが訂正不可能な場合に、Ｌト□又はＬｉ＋１が正し
いことが望まれる。それは、誤っているデータＬ、を補
正する場合において、前の正しいワードＬｌ−１でもっ
てＬｉを補間（前値ホールド）したり、”ｉ−ｘ及び”
ｉ＋１の平均値でもってり、を補間するためである。偶
奇インターリーバ（１）の遅延回路（２ＡＸ２Ｂ）〜（
７Ａ　）（７Ｂ　）は、隣接するワードが異なる誤り訂
正！ロックに含まれるようにするために設けられている
。また、偶数番目のワードからなるデータ系列と奇数番
目のワードからなるデータ系列毎とに伝送チャンネルを
まとめているのは、インターリープしたときに、近接す
る偶数番目のワードと奇数番目のワードとの記録位置間
の距離をなるべく大とするためである。

偶奇インターリーバ（１）の出力には、第１の配列状態
にある２４チヤンネルのＰＣＭデータ系列が現れ、その
夫々から１ワードずつが取り出されて符号器（８）に供
給され、第１のチェックワードＱ１□。。

Ｑ１２ｎ＋１１　Ｑ１２ｎ＋２　’　Ｑ１２ｎ＋３が形
成される。＠１のチェックワードを含んで構成される第
１のエラー訂正ブロックは （Ｗ１２ｎ−］ｚ、Ａｓ　ｗ１２ｎ二１２．Ｂ％　　　
１２ｎ＋１−１２．Ａ’　　　１２＋１−１２．Ｂ’Ｗ
１２ｎ＋１２．Ａ’　　　１２ｎ＋４−１２．Ｂ’　　
１２ｎ＋５−１２．Ａ’　　１２ｎ４−５−１２．Ｂ％
−１２叶８−１２．Ａ’　Ｗ１２ｎ＋８−１２．Ｂ％Ｗ
１２ｒｔ＋９−１２．Ａ’町２ｒｔ＋９−１２．Ｂ％”
１２ｎ＋２１Ａ１１２ｎ＋２＃Ｂ％　　１２ｎ＋３．Ａ
％　　１２ｎ＋３１Ｂ％Ｗ１２ｎ＋６．Ａ％　　１２ｎ
＋６．Ｂ％　　１２ｎ＋７．Ａ％　　１２ｎ＋７．Ｂ　
％’１２ｎ＋１０　、ＡＸ町２ｎ＋１０　、Ｂ’　Ｗｌ
　２ｆｔ＋−１１ＪＡＮＷ１２ｎ＋１１　、Ｂ’Ｑ１２
ｎ　Ｎ　　　Ｑ　　　　％　　Ｑｔ２ｎ＋２ｓ　　Ｑ１
２ｎ＋３　　　）１２ｎ＋１ となる。第１の符号器（８）では、１ブロツクのワード
数；（ｎ＝２８）、１ワードのピット数：（ｍ＝８）、
チェックワード数：（ｋ＝４）の符号化がなされている
。

この２４個のＰＣＭデータ系列と、４個のチェックワー
ド系列とがインターリーバ（９）に供給される。

インターリーバ（９）では偶数番目のワードから々るＰ
ＣＭ７′−夕系列と奇数番目のワードから表るＰＣＭデ
ータ系列との間にチェックワード系列が介在するように
伝送チャンネルの位置を変えてから、インターリーグの
ための遅延処理を行なっている。この遅延処理は、第１
番目の伝送チャンネルを除く他の２７個の伝送チャンネ
ルの夫々に対して、ＩＤ、２Ｄ、３Ｄ、４Ｄ、・曲・・
・・、　２６Ｄ　、　２７Ｄ　（但し、Ｄは単位遅延量
で例えば４ワード）の遅延量の遅延回路を挿入すること
でなされている。

インターリーバ（９）の出力には、第２の配列状態にあ
る２８個のデータ系列が現れ、このデータ系列の夫々か
ら１ワードずつが取シ出されて符号器α〔に供給され、
第２のチェックワードＰＵｎ　ｌ　Ｐ１２ｒｌ＋１１Ｐ １□。＋２．１□。＋３が形成される。第２のチェック
ワードを含んで構成される３２ワードからなる第２のエ
ラー訂正ブロックは、下記のものとなる。

（ｗ１２ｎ−１２，Ａ％　ｗ１２ｎ−ｔｚ（叶０．Ｂ％
Ｗ１２叶１−１２（２Ｄ＋−１）、Ａ％　”ｔｚｎ＋ｔ
−ｔｚ（＝４−ｔ）、Ｂ〜Ｗ１２ｎ＋−４−１２（４Ｄ
＋−１）、ＡＸｗｘ２ｒＦＦ４−１２（５Ｄ＋−１）、
Ｂ％　ｈ鮨か賊咄）ＡＮ　−ｇｉｏ＋５）ａＱｔ　ｚｎ
−ｔ　２　（１２Ｄ　）１Ｑｌ　２ｎ＋ｓ　−ｔ　＠１
ｓｏ）翫Ｑ１ｚｎ＋２−１３ｔｏ）ｓ　Ｑｔ−−ｇｕｃ
）゛”１２ｎ＋−１ｏ−１＠ｍ）＾−−出ｏ−ｇｍ）、
Ｂｓ　−Ｈｔ−［ｍ通ｓ　−爾１−ｇｍ）、ＢｓＰ１２
ｎ　　％　　Ｐ１２ｎ＋１　　、Ｐ１２ｎ＋２　　、　
Ｐｔ□ｎ＋ａ　　）かかる第１及び第２のチェックワー
ドを含む３２個ノテデー系列のうちで、偶数番目の伝送
チャンネルに対してｌワードの遅延回路が挿入されたイ
ンターリーバ０υが設けられており、またｆ！、２のチ
ェックワード系列に対してインバータａ′！Ｊ（１３α
荀Ｏ９が挿入される。インターリーバ０υによってブロ
ック同士の境界にまたがるエラーが訂正不可能となるワ
ード数のエラーと々り易いことに対処している。

また、インバータ鰺〜ａ９は、伝送時におけるドロラグ
アウトによって１ｆロツク中の全てのデータが０”とな
り、これを再生系において正しいものと判別してしまう
誤動作を防止するため設けられている。同様の目的で第
１のチェックワード系列に対してもインバータを挿入す
るようにしても良い。

そして、最終的に得られる２４個のＰＣＭデータ系列と
８個のチェックワード系列との夫々から取り出された３
２ワード毎に直列化され、第２図に示すように、その先
頭に１６ピツトの同期信号が付加されて１伝送ブロツク
となされて伝送される。第２図で祉、図示の簡増のため
第１番目の伝送チャンネルから取り出された１ワードを
ｕｌとして表示している。

上述の符号器（８）は、前述したようなエラー訂正符号
に関するもので、（ｎ＝２８９ｍ＝８．に＝４）であり
、同様の符号器Ｑｌは、（ｎ−３２ｅｍ＝１に＝４）で
ある。

再生されたデータが１伝送ブロツクの３２ワード毎に第
３図に示す誤シ訂正デコーダの入力に加えられる。再生
データであるために、エラーを含んでいる可能性がある
。エラーがなければ、このデコーダの入力に加えられる
３２ワードは、誤り訂正エンコーダの出力に現れる３２
ワードと一致する。

娯り訂正デコーダでは、エンコーダにおケルインターリ
−！処理と対応するディンターリーブ処理を行なって、
データの順序を元に戻してがらＷＡシ訂正を行なう。

まず、奇数番目の伝送チャンネルに対してｌワード９の
遅延回路が挿入され九ディンターリーバα呻が設けられ
、また、チェックワード系列に対してインバータ０η０
樽員（４）が挿入され、初段の復号器Ｑυに供給される
。復号器Ｑυでは、第４図に示すように、・々リティ検
査行列ＨＣ１と入力の３２ワード（■Ｔ）とから、シン
ドロームＳ０゜、Ｓ１１．Ｓ１□１Ｓ１Ｂが発生され、
これにもとづいて前述のようなエラー訂正が行なわれる
。αは（Ｆ（ｘ）＝ｘ８＋ｘ’＋ｘ３＋ｘ２＋１　）の
ＧＦ（２８）の元である。復号器ＣＤからは、２４個の
ＰＣＭデータ系列と４個のチェックワード系列とが現れ
、このデータ系列の１ワード毎にエラーの有無を示す少
なくとも１ピツトのポインタ（エラーがあるときは１１
＃、そうでないときは＠ｏ’　）が付加されている。こ
の第４図及び後述の第５図において、並びに以下の説明
では、受信された１ワードＷ＋を単ＫｗＨとして表わし
ている。

との復号器（２１）の出力データ系列がディンターリ−
ノー（２）に供給される。ディンターリーバ（２）は、
誤り訂正エンコーダにおけるインターリーバ（９）でな
される遅延処理をキャンセルするだめのもので、第１番
目の伝送チャンネルから第２７番目の伝送チャンネルま
での夫々に（２７Ｄ、２６Ｄ、２５Ｄ、・・・・・・・
・・２Ｄ、ＩＤ）と遅延量が異ならされた遅延回路が挿
入されている。ディンターリーバ（イ）の出力が次段の
復号器（ハ）に供給される。復号器（ハ）では、第５図
に示すように、ノ々リテイ検査行列Ｈ６２と入力の２８
ワードとから、シンドロームＳ２０’２１ｔＳ２１１Ｓ
２３が発生され、これにもとづいてエラー訂正が行なわ
れる。

かかる次段の復号器（ハ）の出力に現れるデータ系列が
偶奇ディンターリーバｃ２４）に供給される。偶奇ディ
ンターリーバ（財）では、偶数番目のワードからなるＰ
ＣＭデータ系列と奇数番目のワードからなるＰＣＭデー
タ系列とが互いちがいの伝送チャンネルに位置するよう
に戻されると共に、奇数番目のワードからなるＰＣＭデ
ータ系列に対して１ワ一ド遅延回路が挿入されている。

この偶奇ディンターリーバ（財）の出力には、エラー訂
正エンコーダの入力に供給されるのと全く同様の配列と
所定番目の伝送チャンネルとを有するＰＣＭデータ系列
が得られることになる。第３図では、図示されてないが
、偶奇ディンターリーバ（２）の次に補正回路が設けら
れており、復号器０１１ｅ２３で訂正しきれなかつ九エ
ラーを目立たなくするような補正例えば平均値補間が行
表われる。

以上で本発明の実施例に用いるエラー訂正符号および伝
送系についての説明を終える。

以下この発明のエラー訂正装置の一実施例について第６
図〜第１７図を参照しながら説明しよう。

第６図はこの実施例の全体を示し、この図において０１
＋は外部入力端子を示し、この外部入力端子口υを介し
て例えばデジタルオーディオディスクからのＮＲＺＩデ
ータを復調部０３に供給する。このり調部（３２はデジ
タルオーディオディスクに好適な変調方式で変調された
データを復調するものである。例えば８ビット−１４ビ
ツトのブロックコーディングによる変調データを復調す
るものである。

またこの復調郷国は入力データの系列から例えば２、１
６　ＭＨｚのＰＬＬクロックを形成する。この復調部Ｏ
ｚで復調したデータ、例えば２．１６Ｍピッ）／ｓｅｃ
のＮＲＺデータと上述ＰＬＬクロックとを後段の復号部
（至）に供給する。この復号部（至）は予めエラー訂正
符号化されたｒ−夕を復号するものである。

すなわちディンターリーブとエラー訂正とを行うもので
ある。そしてこの復号部（至）で復号されたデータをＤ
／Ａ変換器（２）を介してスピーカ（至）に供給する。

表お（至）はクリスタルクロックを発生する発振器であ
る。

第７図は第６図の復号部（至）を詳細に示すもので、こ
の第７図において復号部（至）をＲＡＭ（ランダムアク
セスメモリ）罰、ライトアドレス発生器（至）、リード
アドレス発生器（至）、エラー訂正回路（イ）および補
間回路−り等から構成する。この場合復調部（ハ）（第
６図）からの復調データはデーター人カ端子（４２ｚ　
バッファ（４２ｍ）およびデーターパスＵを介してＲＡ
Ｍ（３７）に送出されライトアドレス発生器（至）のラ
イトアドレスに基づいて書き込まれる。そしてリードア
ドレス発生器（至）のリードアドレスに基づいてＲＡＭ
Ｐηに書き込まれているデータが読み出されデーターバ
ス（ハ）、補間回路（４ｔ＋およびデーター出力端子６
４）を介して後段のＤ／Ａ変換器Ｃ３４（第６図）に供
給される。そしてこのようなＲＡＭ＠へのデ−タの書き
込み、読み出しによりデータの並べ戻し、すなわちディ
ンターリーブが行われる。

なお、−はＰＬＬり四ツク入力端子、６υはＰＬＬフレ
ーム同期信号入力端子、１２はクリスタルクロック入力
端子、關はクリスタルフレーム同期信号入力端子である
。

さらにこのデータの書き込み、読み出しの間にエラー訂
正回路（祷からのリードアドレス、具体的にはデコード
アドレス発生器（ハ）のデコードアドレスに基づいてＲ
ＡＭ＠の内容が読み出されてエラー訂正が行われる。な
お−は優先制御回路であシＲＡＭＣ５ηのアクセスの優
先順位をリードアドレス発生器Ｃ３１、ライトアドレス
発生器（至）およびエラー訂正回路（４０の順に決定す
るものである。また−力はマルチプレクサである。

本例ではエラー訂正回路（４Ｇに水平マイクロプログラ
ム方式を採用している。すなわちマイクロプログラムの
１ステツプが複数の機能ブロックに命令を実行させうる
ようになっている。

このエラー訂正回路−をプログラムカウンター、ＲＯＭ
　（リードオンリーメモリ）μ優、１ワ一ド訂正演算回
路団、４インタ付加回路６Ｄ６３およびデコードアドレ
ス発生器（ハ）等から構成する。ＲＯＭ　Ｇ４１はマイ
クロプログラムを記憶するものであり、このＲＯＭ（４
９の各フィールドが具体的にはそれぞれ制御信号・ジャ
ンプアドレス発生器（至）、Ｃｌデコード・Ｃ２デコー
ドアドレス発生器（財）、エラー位置アドレス発生器（
至）をなしている。Ｃｌデコードは上述第３図の復号器
ＱＤに対応するものであり、Ｃ２デコードは復号器＠に
対応するものであゐ。

々お、プログラムカウンターは優先制御回路−からのフ
ァンクショナルクロックによ動駆動され、これによ、９
、ＲＡＭ＠におけるディンターリーブ動作以外のタイミ
ングで訂正動作が行われる。

この場合Ｃｌデコード・Ｃ２デコードアドレス発生器（
財）からエラー訂正を行うワードのアドレス信号がデコ
ードアドレス発生器（ハ）に送出される。７″コ一ドア
ドレス発生器（ハ）はこのア・ドレス信号によりポイ゛
ンタを指定されＲＡＭ（２）をアクセスする。

これによりＣ１ｆｈ：＝ｒ−ド・Ｃ２デコードアドレス
発生器（ロ）のアドレス信号のビットが小さくてすむよ
うにしている。このように両アドレス発生器（４９（財
）に基づいて読み出されたデータは１ワ一ド訂正演算回
路−にデーターバス（４３を介して転送される。

他方制御信号・ジャンプアドレス発生器（至）からの制
御信号はバッファレジスタ６ηを介してｌワード訂正演
算回路−に送出され、この制御信号に基づいて各ワード
のエラー訂正の演算が実行される。

この際エラー訂正のあるワード、すなわちエラー位置も
このｌワード訂正演算回路−で判別され、この判別信号
に基づいてエラー位置アドレス発生器（至）が、エラー
のあるワードがブロック中のどこにあるかを指示するエ
ラー位置アドレスを発生する・そしてこのエラー位置ア
ドレスに基づいてエラーワードにバッファ（至）を介し
てｒｌＪの４インクが付されそれ以外のワードにはバッ
ファ鏝を介してｒＯＪのポインタが付加される。

このエラー訂正回路ｆ４Ｇの理解を助けるためにここで
は第８図に示すフローチャートを参照しながラ−ｔ−の
Ｃ１デコードモードおよびＣ２デコードモードについて
説明しておく、このＣｌデコードモードのアルｆ　ＩＪ
ズムは第１のエラ−１正符号ＣＩＫエラーがあるかない
かを判別するととＫより始まる。

エラーがない場合にはＣＩ／インクをクリアする（「０
」とする）、他方エラーがある場合にはそれが１ワード
のエラーか複数ワードのエラーかを判別し、複数ワード
のエラーの場合にはエラーのあるワードにＣＩ／インク
を立てる（「ｌ」とする）。

またエラーが１ワードエラーであるときにはそれを訂正
し、そののちエラーのあったワードにＣＩポインタを立
てる。このようにしてＣｌデコードモードが行われる。

これに続（Ｃ２デコードモードはまず第２のエラー訂正
符号にエラーがあるか表いかを判別し、エラーがない場
合にはＣ２／インクをクリアする。エラーがある場合に
はそのエラーが１ワードエラーかどうかを判断する。屯
しｌワードエラーであればエラー訂正を行ったのちＣ２
／インクをクリアする。１ワードエラーでなく、複数の
エラーである場合にはＣｌデコードモードにおけゐＣ１
／インクの個数を計数し、それが「２」であるかどうか
を判別する。「２」であれば２ワード訂正を行うととも
にＣ２ポインタを消去する。他方、Ｃ１４インタの付さ
れたワードの個数が３以上の場合にはＣＩＩインタに応
じてＣ２−インクを付加し、これに応じて補間を行える
ようにしている。すなわち、このようにして各ワードに
立てられたＣ２ポインタを監視して補間回路−でそのワ
ードを補間する。例えば前置補間、中間量補間を行う。

次にＲＯＭ（４Ｉに記憶されているマイクロプログラム
の具体的なフォーマットについて第９図を参照しながら
説明する。

このフォーマットでは１ステツグが２３ビツトがらなり
それぞれ２ビツトのブランチフィールド、１３ピツトの
制御フィールド、８ピツトのＲＡＭアドレスフィールド
からなっている。そしてその用途に応じて２つのタイプ
に分かれている。この２つのフォーマットはブランチフ
ィールドの内容によって区別される。

ブランチフィールドの内容がｒｏｏＪのときにはフォー
マットはノーオイレーション、すなわち次のサイクルで
は次のステップが実行されるものである。仁の場合には
１３ビットＯ１ｌ制御フィールドのうちＡ−Ｈで示す８
ピツトが用いられる。この人〜Ｈの命令の内容について
は彼に詳述する。他方ブランチフィールドがｒｌＯＪｒ
ｏＩＪｒｌｌＪのときには第９図Ｂで示すフォーマット
が採用される。

このフォーマットでは１３ピツトの制御フィールドのう
ちＡ−Ｅまでの５ピツトが真の制御ピットとして用いら
れ、残りの８ピツトがジャンプアドレスとして用いられ
る。そしてブランチフィールドの内容が「１０」のとき
にはジャングアドレスの指定するステップに移行する。

すなわちジャンプアドレスの内容をグログラムカウンタ
ーに転送する。またブランチフィールドが「０１」およ
び「１１」のときには所定の状態に対応し九ｒｌＪｒＯ
Ｊをそれぞれ判別してステップのジャンプを行う。

次に制御フィールドのＡ−Ｈの各ビットの命令の内容に
ついて説明する。

Ｒ，ＯＭ　（４ｓの配憶しているマイクロプログラムが
実行する命令は大きく分けて、■シンドローム演舞、■
シンドロームＳ。−８３が全て「０」かどうかの判定、
す々わちエラーがないかどうかの判定、■エラー訂正お
よびＩインタの付加である。シンドローム演算は によりそれぞれ求められる。またエラーの有無はｓＯ＝
　ｓ１＝　ｓ２＝　ｓ３ が満たされるかどうかによって判定することができる。

この式が満たされるときにはノーエラーとなる。実際に
は（Ｓｏ■Ｓ□■Ｓ２の８３）■Ｓｏを演算し、この演
算結果が「０」のときにはノーエラーであると判断する
。ここで■はｍａｄ　２の加算である。

エラー訂正はエラー位置を決定すゐことにより始まる。

エラーが１ワードエラーの場合にはこの決定は Ｓｏ＝α−ＩＳ１＝α−２ｉＳ、−α−３ｉ６３を満た
すｉを求めればよい、そしてこのエラー位置ｉに応じて 町；Ｗｌ　＋　８゜ を実行すればｌワードエラー訂正を行うことができる。

すでに述べたように、この１ワードエラー訂正はＣ１デ
コードモードおよびＣ２デコードモードの双方で行われ
る。

他力、２ワードエラー訂正はＣ２デコードモードでのみ
実行される。この場合、エラー位置はＣ１／インタに基
づいて判別しえ、これらを１．１とし、の演算を行って
、エラー・ｆターンを得る。他のエラーツヤターンｅｊ
については Ｃ３＝　ｅｉ　＋　８０ により求める。そして、 Ｗｌ　＝Ｗｔ　＋　ｅｊ ＷＪ　”’　ＷＪ　＋　ｅｊ を行って２ワードエラー訂正を行う。

そして上述マイクロプログラムの制御フィールドの各ピ
ッ）Ａ−Ｈの制御内容はつぎの表１の示すように、シン
ドローム演算、エラーの判定、エラー訂正を行う各命令
に対応する。

表　１ こζで上記フォーマットの理解を助けるためにＣ１Ｆコ
ードモードにおける所定のデーターブロックのシンドロ
ーム演算を行うフォーミツト例について第１０図を参照
しながら説明しておく。

第１０図フォーマット例ではブランチフィールドの内容
がｒｏＯＪであや、ノーオペレーションであることを示
す。制御フィールドのＡ−Ｈの８ビツトの内容は全てｒ
ｏｏｌｏｏｌｌｌＪであり、この制御内容からまずシン
ドロームｍｊＥ（Ａ＝Ｏ）、５＝００判定（Ｂ−０）、
ＲＡＭ＠のリードモード（Ｃ＝Ｏ）、シンドローム演算
可能（Ｄ＝１）、シンドローム演算（Ｅ＝Ｏ）、その他
はノーオペレーション（Ｆ、Ｇ、Ｈ＝＝ｏ）となること
がわかる。

そしてＲＡＭアドレスフィールドではそれぞれの内容が
３Ｆ、　３Ｂ、　３Ｄ、　３ｃ・・・・・・・・・３０
・・・・・・・・・２Ｆ・・・・・・・・・２３となり
ブロックの３２ワードをそれぞれ読み出すこととなる。

ただしＲＡＭアドレスフィールドは１６１ＩＡ数で表わ
している。

本例のマイクロプログラムのフォーマットではブランチ
フィールドによシ２つのフォーマットを採用しうるよう
にし、ジャンプアドレスの不要な場合には制御フィール
ドの全てを制御信号に割合てることかできるようにして
いる。したがって分岐が不要なステップではより多くの
機能ブロックに命令を実行させうることかできこの場合
に１ステツプのビット数を小さくすることができる。

）お上記ブランチフィールドの内容の判別には第１１図
に示す回路を用いることができる。この第１１４におい
て入力端子−はデーターパスノＬｆ９Ｂが供給されるも
のであり、（へ）は所定の演算を実行する演舞回路を示
す。そして制御入力端子−から制御信号、例えばマイク
ロプログラムの１ピツトを用いて入力端子−からの信号
、演算回路−からの信号を切り換えるようになしこのス
イッチを介して得た信号５ＥＮＳを榮件判定回路峙に供
給している。この条件判定回路６ηは表２に示す真理値
表を実現する組合せ回路であり入力端＋６１’０１１に
はそれぞれブランチフィールドの２ピツ）ＢＴＩ。

ＢＴ２カ供給すれる。条件判定回路Ｉηの出力はプログ
ラムカウンタ（財）のロード端子σ０に供給され、条件
判定、具体的には「１」を判別してジャンプアドレスを
グロダラムカウンターに転送するようにしている。「０
」ではノーオペレーションである。

表　　２ 周知のとおり、このよう力真理値表から第１２図に示す
構成例を得ることができる。このことには説明を要しな
いであろう。

次に本例で用いるｌワード訂正演算回ｊ８６１の具体例
について第１３図を参照しながら説明しよう。

との１ワ一ド訂正演算回路団は回路ユニットσυ６４σ
３σ４郷からなや、これら回路ユニットσｍ）　ｎ　６
３σ４でそれぞれシンドロームｓ０．ｓ１．ｓ２．ｓ３
を形成する。

そして、回路ユニットσ３．σ３η４でさらにシンドロ
ームＳ　Ｓ　Ｓ　にそれぞれα−１，α−１，α−３ｉ
を乗算す１１　２１　３ るものである。

この場合ブロックの各ワードは順次データーセレクタ６
９σｅσηを介しておよび直接に加算器ｆｆｌσ優翰ｔ
ＳＯに送出される。そして加算器（至）に送出されたワ
ードはラッチ（ハ）を介して加算器６υに帰還される。

この結果この回路ユニットＣｒ１）ではシンドロームＳ
。

が得られる。他方他の回路ユニットｆｆりの加算器σ優
に送出されたワードはα乗算器−およびデーターセレク
タ（２）およびラッチ−を介して加算器σ９に帰還され
る。この結果この回路ユニットσりではシンドロームＳ
１が得られる。同様に回路ユニットσ１４ではそれぞれ
シンドロームＳ２．Ｓ３が得られる。

このことに欽明は要しないであろう。

このようにして得られたシンドロームＳ。−８３から （ｓｏ■Ｓ１■Ｓ２■５３ｅＳ４）■Ｓ。

が得られる。すなわちシンドロームＳ３がデーターセレ
クタ領を介して加算器（イ）に供給されここでシンドロ
ーム８２に加算される。またこのように加算された加算
内容（Ｓ３■Ｓ、）がデーターセレクタσｅを介して他
の加算器σ傷に送出され、ここでシンドロームＳに加算
される。そしてここで得た（Ｓ１＄Ｓ２■Ｓ３）がデー
ターセレクタ（ハ）を介して加算器ｆｆ場に送出され、
こむでシンドロームＳ。と加算される。

そしてこのようにして得た（ｓＯ６）ｓｌのＳ、＠Ｓ３
）が加算器■でシンドロームＳｏに加算されて（Ｓｏの
ｓ１＠５２６）ｓ３）■Ｓｏが得られる。この演算結果
を判断してエラーの有無を判定する。この演算結果はコ
ントロールパス（１０１）に送出される。

エラー位置を決定するには上述のようにして得たシンド
ローム８０〜Ｓ、をそれぞれα−１，α−２゜α−３で
順次除算していけばよい。すなわちシンドＯＡ　８ａ　
全α−３乗算器（財）、データーセレクタ（ハ）、ラッ
チ翰を介して巡回させる。そうするとｉ回巡回させれば
Ｓ３α−３′を得ることができる。同様にし−［他Ｏ回
１１＄ニア　）ｆｆｌ）（７３ｆｆ３−７’　８０．５
１ｔＸ−’　、　８２α−２ｉを得る。そしてこのよう
にして得たＳ。、Ｓ１α−１゜−２ｉ　　　　　　　　
　　−３１ ８□α　　およびＳ３α　　が等しくなるかどうかを監
視しながらエラー位置を判定する。

なおこのようなｉ回の巡回に応じてエラー位置カウンタ
がカウントアツプし、仁のカウンタの内容によってエラ
ー位置アドレスが決定される。このエラー位置アドレス
を発生させるにはたとえばＲＯＭを用いればよい、そし
てこのエラー位置アドレスを上述のデコードアドレス発
生器（４！９に送出しメインタを指定することによりＲ
ＡＭ＠のアクセスを行えるようＫしている。

このようにシンドローム演算およびエラー位置アドレス
生成を行ったのちには、１ワードエラー訂正を行う。す
なわち、エラー位置アドレスに基づいてエラーワードＷ
ｉを読み出して、これをラッチ翰に転送する。そして、
このラッチ翰のエラーワードＷ＋と他のラッチ＠２のシ
ンドロームＳ。とを加算器０９で加算する。これは、ｗ
ｉ←Ｗｉ■Ｓｏであり、この加算によりエラー訂正が行
われる。そして、このエラー訂正されたワードＷｌがバ
ッファ（至）およびデーターパス（ハ）を介してＲＡＭ
０ηに書き込まれる。

なお、第１３図の回路ユニツ）ｆｆυにおいて−はデー
ターセレクタであシ、回路ユニット１において（ホ）は
α−１乗算器であり、回路ユニット１において（イ）は
α２乗算器、罰はα−２乗算器であり、回路ユニットσ
くにおいて（至）はα３乗算器である。

本例ではα１．α２およびα３の乗算を行う乗算器（ハ
）、弼、（至）をそれぞれ第１４図Ａ、Ｂ、Ｃに示すよ
うに構成している。この第１４図においてものはｍｏｄ
　２の加算を示す。具体的にはエクスクル−シブオアで
構成される。α１．α３およびα３ががロア体ＧＦ（２
”）上での各データのロケーションを１゜２．３シフト
させるととに対応し、かつ生成多項環式がｚ　　−１−
ｘ　　＋ｘ　　十ｘ　　＋１であることを考えればこれ
らのことは容易に理解できる。

α−１，α−２およびα−３の乗算器（除算器）ｇ９゜
（９η、ｆ３７）が第１５図Ａ、Ｂ、Ｃに示すように構
成されることも同様である。

つぎに、本例の２ワ一ドＩインタ消去演算回路鏝につい
て第１３図、第１６図および第１７図を参照しながら具
体的に説明する。この２ワ一ドポインタ消去演算回路翰
は上述した１ワ一ド訂正演算回路団に（１＋α１−ｊ）
−１生成回路（１００）を付加することによりｌワード
訂正演算回路−で２ワードエラー訂正も行えるようにし
ている。

第１３図において、（１＋α１−ｊ）−１生成回路（１
００）はエラー・リーンｅｉ（＝８（＋＋（Ｘ−ｊ８１
　）の分子項１＋α１−１ （１＋α１−ｊ）−１の演算を行うものである。そして
、のちに詳述するようにこの（１＋α　Ｊ）　を回路ユ
ニット（７２）に分母項（Ｓｏ十α−ｊＳｌ）と乗算す
る。

この（１＋αＩ−ｊ）−１生成回路（１００）ではいわ
ゆるＲＯＭｔｉはＰＬＡ（グログラマプルロジカルアレ
イ）によるテーブルルツクアッグによって演算を行って
いる。すなわち、エラー位置アドレス発生器（至）（第
１６図参照）のエラー位置データｉ。

ｊ　ヲコｙトロール・臂ス（１０１）を介して３−５−
位置レジスタ（１０２）　、　（１０３）に順次転送す
る。このエラー位置データｉ、ｊは加算器（１０４）で
加算され、ここで（ｉ−ｊ　）を得る。なお、エラー位
置レジメタ（１０３）のデータはインバータ（１０５）
を介して加算器（１０４）に供給されている。この加算
器（１０４）の出カドたとえばｉ’ｔ　ＯＭ　（１０６
）に供給される。ここでＢＪＯＭ　（１ｏ６）にはロー
ｊ）を（＋＋α１−ｊ）−１に変換するためのテーブル
が配憶されておシ、この結果、ＲＯＭ　（１０６）の出
力として（＋＋α１−ｊ）−１が得られる。この演算結
果はレジスタ（１０７）　Ｋ転送される。

他方分母項（Ｓｏ＋α−ｊｓ、　）はつぎのようにして
形成される。すなわち、回路ユニツ）　（７２）におい
て、ラッチ（ハ）のデータ、すなわちシンドロームＳ１
をα−１乗算器（至）、データセレクタ（財）およびラ
ッチ（至）のルーツでｊ回巡回させる。この結果、ラッ
チ（至）にα−ｊＳ１を得る。そして、このように得た
α−３Ｂ、を加算器（至）およびデーターセレクタ（ハ
）を介して他の加算器σ樟に送出する。他方、ラッチ輸
にたくわえられているシンドロームＳ０をこの加算器躊
に送出する。そし′そこの結果として得た（Ｓｏ＋α−
３Ｂ□）をラッチ幻に転送しておく・以上のようにして
得た分母項および分子項の乗算は・ｆラレルシリアル変
換器（１０８）　、乗算器（１０９）、α乗算器（ハ）
および加算器（至）によってガロア体ＧＦ（２ｓ）上で
乗算される。このことの理解を助けるために不要の部分
を除いた第１６図を参照しながら説明すると、第１６図
において、Ａ（＝（１＋α１−ｊ）−１）がノ母うレル
データとして８ビツトの乗算器（１０９）（ｍｏｄ　２
　）に供給される。この乗算器（１０９）はたとえは第
１７′図人に示すように８個の２人力型のアンド回路（
１１０）により構成される。他方、データＢ（＝８　＋
α−ＪＳ、）ハ、ｅラレルシリアル変換器（１０８）で
シリアルデータとされて乗算器（１０９）に供給される
。乗算器（１０９）の出力は加算器σ優およびα乗算器
婚、ラッチ（至）を介して加算器（７９（ｍｏｄ２）に
フィードバックされる。この加算器（ハ）はたとえは第
１７図Ｂに示すように８＠の２人力型のエクスクルーシ
ゾオア回路（１１１）によって構成される。

このような構成では８ビツトのクロックによって、すな
わちシリアルデータが８ビツト分送出されると、ガロア
体ＧＦ（２８）の上における乗算が行われる。たとえば
、九人をα”（＝１０１１０１００）とし、元Ｂをα’
　（−００１１１０１０）として元Ａ。

Ｂの乗算を行うと、加算器σｌの出力として、各クロッ
ク、すなわち１クロツク目ないし８クロツク目において
つぎのような演算結果を得る。

ｌクロック；ｏｏｏｏｏｏｏ。

２クロック；　ｏｏｏｏｏｏｏ。

３クロック：１０１１０１００ ４クロック：１１０００００１ ５クロック：００１０１０１１ ６クロツク：０１０１０１１０ ７クロツク：０ＯＯ１１０００ ８クロック：０Ｏ１１００００。

ここで００１１００００はα２＠であり、この値がＡｘ
Ｂであることは明らかである。

ここでは上述の乗算が一般性のあることを証明しておく
。ガロア体ＧＦ（２ｎ）上の元はベクトル表現で ａ　αｎ−１＋ａ　αｎ−２＋・・・・・・十ａ１α＋
８゜ｎ−１ｎ−２ となり、いｔｎ−８の場合であれば、 Ａ　＝　ａ　ｃ１７＋　ａ　ｃｌ’　＋−・−＋　ａ、
α＋　ａ。

７６ Ｂ＝ｂα７＋ｂα’　＋−・・＋　ｂ　、α＋ｂ。

６ であり、ＡｘＢは ＡＸＢ＝ｂ　−Ａ・ａ’＋ｂ　−Ａ−ａ’＋ｂ　−Ａ−
α５＋ｂ４−Ａ−（！’７　　　　　　　　６　　　　
　　　　５十ｂ−Ａ−α３＋ｂ−Ａ・α２＋ｂ−Ａ−α
＋ｂｏ−Ａ３　　　　　　　　２　　　　　　　　１で
あるから ＡＸＢ＝（（（（（（ｂ７・Ａ−α＋ｂ、−Ａ）−α＋
ｂ５・Ａ）・α＋ｂ４−Ａ）・α＋ｂ３・Ａ）・α＋ｂ
２・Ａ）・α＋ｂ１・Ａ）・α＋ｂＯＡとなり、上述の
演算でがロア体ＧＦ（２８）における乗算を行えること
がわかる。

このような構成であると、ｎビット、本例では８ビツト
のクロックを要するが、その反面構成を極めて簡略化す
ることができる。たとえば、従前のＲＯＭを用いた乗算
器であると元のロケーションと元との賢換およびその逆
変換にＲＯＭのテーブルルツクアッグを行う必要があり
、たとえば、ｎ　＝　８としても５１２バイトの容量が
必要である。

ｎ　＝　９とすると１０２４バイト必要と食る。これに
対して本方式によれば、フリツプフロツプ、アンド回路
およびエクスクル−シブオア回路等４０個はどの構成で
すむ。とくに注目すべき点はデータのビット数が増えて
龜さほど構成を複雑とせずにすむことである。すなわち
、前述のＲＯＭを採用する場合にはｎが１増えると一般
に２倍のＲＯＭ容量が必要となるが、本方式では単にｒ
−）の個数を増やすのみですみ、たとえばｎ　＝　ｆ３
からｎｘ＝９としても４０個から５０個の増加で済む。

回路ユニツ）　（７２）の加算器（至）の出力として得
られる。そして、このエラー／ｌターンｅ１がデータセ
レクタ（１１２）を介して加算器ａＢに供給される。他
方この加算器ａ１）にはラッチ（イ）を介してエラーワ
ードＷｌも供給される。この結果、この加算器ｇ１）で
エラー訂正Ｗｉ　＋−Ｗｌ　＋　ｅｌが行われる。

他のエラー・リーンｅｊは６ｊ←Ｓｏ　＋　ｅｌで得ら
れるので、加算器（１１３）でこの加算を行う、こうし
て得たエラー／ｌターンｅｊについても加算器ａ１）で
エラー訂正ｗｊ＋−Ｗｊ＋ｅｊが実行される。

このような実施例では、エラー／ｌターンを得るための
乗算をｒ−）によシ構成している。す表わち、・９ラレ
ルデータとしての九Ａとシリアルデータとしての九Ｂと
をｎクロック（−１体的には８クロツク）で乗算器（１
０９）で乗算し、各クロックごとに得られる乗算結果を
、加算器（ハ）、α乗算器（ハ）およびラッチ（ハ）の
なすループに巡回加算していくようにしているのである
。この場合、加算器翰および乗算器（１０９）は第１γ
図で述べたようにｆ−）で構成される。α乗算器−も第
１４図で述べたようにｆ−）で構成される。したがって
、乗算の実行に８クロツクを要する反面構成を極めて簡
略化できる。マ九、元のピットが増加しても増加するｒ
−ト数はわずかですむという利点がある。

とくに、エラー訂正装置において、２ワードエラー訂正
を行うためにがロア体ＧＦ（２”）の元の乗算を行う場
合には、これを簡単な構成で実現でき、２ワード訂正に
とも々うエラー訂正能力の向上を簡易に図ることができ
る実益がある。

以上述べたように、本発明ガロア体の乗算回路によれば
、がロア体ＧＦ（２ｎ）の元Ａｆ：々すｎピットのノ譬
うレルデータを、上記ガロア体ＧＦ（２”）の元Ｂをな
すｎピットのシリアルデータの各ビットにより順次ｍｏ
ｄ　’ｌで乗算するとともに、この乗算により順次得る
ｎビットのデータを、ｍ０ｄ２の加算器を介したのち上
記ガロア体ＧＦ（２ｎ）上で生成多項式の根αによシ乗
算し、この乗算結果を１ビツト時間遅延させて上記加算
器に帰還し、上記ガロア体ＧＦ（２ｎ）上でＡｘＢの演
算を行えるようにしている。したがって、ｍｏｄ　２の
加算や乗算に用いるエクスクル−シブオア回路、アンド
回路、α乗算器に用いるエクスクル−シブオア回路、遅
延に用いるフリツプフロツプ等で簡易にガロア体ＧＦ（
２”）の乗算を行える。

【図面の簡単な説明】

第１図〜第５図はともに本発明の説明に供する線図、第
６図は本発明がロア体の乗算回路をエラー訂正装置に適
用した一実施例を全体として示すブロック図、第７図は
第６図例の復号部（至）を示すブロック図、第８図は第
７回復号部（至）の動作を説明するためのフローチャー
ト、第９図は餉７回復号部（至）のＲＯＭ（ハ）Ｋ配憶
され九マイクロプログラムのフォー１ツトを示す線図、
第１０図は第９図のフォーマットの一例を示す線図、第
１１図および第１２図はともに第９図のフォーマットの
説明に供するブロック図、第１３図は第７回復号部（至
）の１ワ一ド訂正演算回路団の具体例を示すブロック図
、第１４図は第１３図例のα乗算器（ハ）、α２乗算器
（イ）、α３乗算器（至）の構成例を示す線図、第１５
図は第１３図例のα−１乗算器（ホ）、α−２乗算器−
、α−３乗算器−の構成例を示す線図、第１６図は第１
３図例からガロア体の乗算回路を抜き出して示すブロッ
ク図、第１７図は第１６図例の一部の構成を示す回路図
である。 σ呻は加舞器、（ハ）はα乗算器、（ハ）はラッチ、（
１０８）は・ｆラレルシリアル変換器、（１０９）は乗
算器である。

Claims (1)

【特許請求の範囲】
1. がロア体ＧＦ（２”）の九人をなすｎビットのパラレル
   デー夕を、上記がロア体ＧＦ（２”）の元Ｂをなすｎピ
   ットのシリアルデータの各ビットにより順次乗算すると
   ともに１この乗算にょシ順次得るｎピットのデータを、
   加算器を介したのち上記ガロア体ＧＦ（２”）上で生成
   多項式の根αにょシ乗算し、この乗算結果を１ピット時
   間遅延させて上記加算器に帰還し、上記ガロア体ＧＦ（
   ２’）上でＡｘＢの演算を行えるようにしたガロア体の
   乗算回路。