JPS61150530A - 誤り訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号の伝送あるいは記録媒体への記
録再生に際して、その過程で生じる符号誤シを訂正する
誤り訂正装置に関するものである。

従来の技術 誤シ訂正装置は、電子計算機、通信機器及びディジタル
音響機器などのディジタルシステムの分野で、その高信
頼度化において欠かせない技術となっており、大規模集
積回路（ＬＳＩ）技術の進歩に伴い急速に実用化が進め
られている。また、近年テレビジラン信号に静止画情報
を多重化して伝送する符号化伝送方式文字放送において
も、多数決回路を用いて復号可能な誤り訂正符が用いら
れ、受信機には誤り訂正装置が装備されている０以下図
面を参照しながら、上述した従来の誤り訂正装置につい
て説明する０ 第３図は従来の誤り訂正装置の構成を示すものである。

第３図において、２１は誤り訂正符号列の入力端子、２
２はクロック信号の入力端子、２３は第１の記憶回路、
２４は誤り訂正回路、２６は第２の記憶回路である。一
般的に誤り訂正回路２４はリアルタイムに誤り訂正が行
なえないので、誤り訂正装置においては、誤り訂正回路
２４の前に、受信した誤り訂正符号列を一時格納する第
１の記憶回路２３が必要である。

以上のように構成された誤り訂正装置について、以下そ
の動作について説明する。まず、受信した誤り訂正符号
列は端子２１より入力され、第１の記憶回路に格納され
る。第１の記憶回路に格納された誤り訂正符号列は誤り
訂正回路２４において誤り訂正された後、第２の記憶回
路２６に格納される。この時、記憶回路２３．誤り訂正
回路２４゜第２の記憶回路２６は、端子２２から入力さ
れるクロック信号により動作する。

発明が解決しようとする問題点 しかしながら上記のような構成では、受信した誤り訂正
符号列を格納する記憶回路と、誤り訂正された誤シ訂正
符号列を格納する記憶回路との２つの記憶回路が必要で
あり、受信する誤り訂正符号列のデータ量が多くなると
誤り訂正装置内の記憶回路の記憶容量を大きくする必要
があり、しかもその２倍必要となる。そのため、この装
置を実現する際に、部品点数の増加、あるいはＬＳＩ化
を行なう際には、チップ面積の増大となシ、高価なもの
になるという問題点を有していた。また、誤り訂正符号
列の受信時のクロックと同一のクロックにより誤り訂正
を行なっているために、誤り訂正処理速度が受信する誤
り訂正符号列の伝送速度に依存し、誤り訂正符号列の伝
送速度が速い場合は誤り訂正回路も高速動作させなけれ
ばならなく、回路実現が難かしくなり、またＬＳＩ化を
行なう時は、消費電流の増加、チップ面積の増加となり
、誤り訂正符号列の伝送速度が遅い場合は、誤り訂正処
理速度もそれに伴なって遅くなるという問題点とを有し
ていた。

本発明は上記問題点に鑑み、１つの記憶回路で構成でき
、また受信する誤り訂正符号列の伝送速度に関係なく誤
り訂正処理を行なえる誤り訂正装置を提供するものであ
る。

問題点を解決するための手段 上記問題点を解決するために本発明の誤り訂正装置は、
受信した誤り訂正符号列の入力端子と誤り訂正回路の出
力とをスイッチを介して同一の記憶回路に接続し、また
、受信する誤り訂正符号列の受信クロックと、誤り訂正
処理を行なう訂正クロックとをスイッチを介して記憶回
路と誤シ訂正回路に接続するという構成を備えたもので
ある。

作　　用 本発明は上記した構成によって、受信時の誤シ訂正符号
列を格納する記憶部と、誤り訂正回路において誤シ訂正
された誤シ訂正符号列を格納する記憶部とを共用するこ
とになると共に、誤シ訂正符号列を受信する時は、受信
クロックにより動作させ、誤シ訂正を行なう時は、訂正
クロックで動作させることになる。

実施例 以下本発明の一実施例の誤り訂正装置について、図面を
参照しながら説明する。

第１図は本発明の一実施例の誤シ訂正装置の構成を示す
ものである。同図において、１は誤り訂正符号列の入力
端子であシ、２はデータスイッチであり、３，４及び５
はデータスイッチ２の端子であシ、６は記憶回路であり
、７は誤り訂正部である。

以上のように構成された誤シ訂正装置について、以下第
１図を用いてその動作を説明する。まず。

誤シ訂正符号列を受信する際はスイッチ２の端子４と端
子６が接続され、受信した誤り訂正符号列は入力端子１
に入力され、記憶部６に格納される。

誤り訂正符号列の記憶部６への受信・格納が終了した後
誤り訂正処理に入り、データスイッチ２の端子３と端子
６が接続される。記憶回路６に格納された誤り訂正符号
列は先頭から順次読み出され誤り訂正回路７で誤シ訂正
された後、データスイッチ２を介して記憶回路６に先頭
から順次格納される。つまり、記憶回路６においては、
受信した誤り訂正符号列が読み出された位置に誤り訂正
された誤り訂正符号列が格納されることになる。

以上のように本実施例によれば、受信した誤り訂正符号
列の入力端子と誤り訂正回路の出力とをスイッチを介し
て同一の記憶回路に接続することによシ、誤り訂正装置
の記憶回路を１つにすることができる。

以下本発明の第２の実施例について図面を参照しながら
説明する。

第２図は本発明の第２の実施例を示す誤り訂正装置の構
成図である。同図において、８は受信した誤り訂正符号
列の入力端子、９は誤り訂正符号列を受信する際の受信
クロック信号の入力端子、１０は誤り訂正処理を行なう
際の訂正クロック信号の入力端子、１１はデータスイッ
チ、１２．１３および１４はデータスイッチ１１の端子
、１６はクロックスイッチ、１６，１７および１８はク
ロックスイッチ１５の端子、１９は記憶回路、２゜は誤
り訂正回路である。同図において、端子８゜データスイ
ッチ１１．記憶回路１９．誤り訂正回路２ｏは第１図の
構成と同様なものである。第１図の構成と異なるのは端
子９．１０とりａ７クスイツチ１６を設けた点である。

上記のように構成された誤り訂正装置について、以下そ
の動作を説明する。まず誤り訂正符号列を受信する際は
データスイッチ１１の端子１３と端子１４、クロックス
イッチ１６の端子１７゛と端子１８がそれぞれ接続され
、受信した誤り訂正符号列は、端子９に入力される受信
クロック信号により記憶回路１９に格納される。誤シ訂
正符号列の記憶部１９への受信・格納が終了した後誤シ
訂正処理に入りデータスイッチ１１の端子１２と端子１
４、クロックスイッチ１６の端子１６と端子１８がそれ
ぞれ接続される。記憶回路１９に格納された誤り訂正符
号列は、端子１０に入力される訂正クロック信号により
誤り訂正回路２０において誤り訂正された後、記憶回路
１９に第１図の実施例と同様に格納される。

以上のように、受信クロック信号と訂正クロック信号を
スイッチで切換えて記憶回路と誤り訂正回路に供給する
事により受信する誤り訂正符号列とは無関係に誤シ訂正
回路の動作速度を設定できる０ 発明の効果 以上のように本発明は、受信した誤り訂正符号列の入力
端子と誤り訂正回路の出力とをスイッチを介して同一の
記憶回路に接続し、また、受信クロックと訂正クロック
をスイッチを介して記憶回路と誤り訂正回路に接続する
ことによシ、従来の誤り訂正装置において２つ必要であ
った記憶部を１つにし、記憶容量を半分にでき、誤り訂
正装置を実現する際の記憶素子の削減、あるいは、誤シ
訂正装置をＬＳＩ化する際のチップ面積の減少を実現す
ると共に、受信する誤り訂正符号列の伝送スピードに関
係なく誤り訂正処理速度を設定でき、回路実現を容易に
することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における誤り訂正装置の
構成図、第２図は本発明の第２の実施例における誤り訂
正装置の構成図、第３図は従来の誤、り訂正装置の構成
図である。 １・・・・・・誤り訂正符号列の入力端子、２・・・・
・・データスイッチ、６・・・・・・記憶回路、７・・
・・・・誤シ訂正回路、１１・・・・・・データスイッ
チ、８・・・・・・誤り訂正符号列の入力端子、９・・
・・・・訂正クロック入力端子、１０・・・・・・受信
クロック入力端子、１１・・・・・・データスイッチ、
１２・・・・・・クロックスイッチ、１９・・・・・・
記憶回路、２０・・・・・・誤り訂正回路、２１・・・
・・・誤り訂正符号列の入力端子、２２・・・・・・ク
ロック入力端子、２３・・・・・・第１の誤シ訂正回路
、２４・・・・・・誤シ訂正回路、２６・・・・・・第
２の記憶回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２因 ｍ３　　図

Claims (2)

【特許請求の範囲】
1. （１）データスイッチの２つの入力端子がそれぞれ誤り
   訂正符号列の入力端子と誤り訂正回路の出力端子に接続
   され、前記データスイッチの出力端子が記憶回路の入力
   に接続され、前記記憶回路の出力が前記誤り訂正回路の
   入力に接続されたことを特徴とする誤り訂正装置。
2. （２）受信クロック入力端子と訂正クロック入力端子と
   を有するクロックスイッチの出力端子が前記記憶回路と
   前記誤り訂正回路とに接続されたことを特徴とする特許
   請求の範囲第１項記載の誤り訂正装置。