JPS62116019A

JPS62116019A - 符号化および復号処理のためのディジタル共用回路

Info

Publication number: JPS62116019A
Application number: JP25486285A
Authority: JP
Inventors: Tsukasa Yamada; 宰山田; Akio Yanagimachi; 柳町　昭夫; Tadashi Isobe; 忠磯部
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 1985-11-15
Filing date: 1985-11-15
Publication date: 1987-05-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の属する技術分野］本発明は、携帯用データ送受信機などに好適なディジタ
ルデータ送受信装置に関するものである。

更に詳述すれば、本発明は誤り訂正符号化回路と復号回
路を備えたディジタルデータ送受信装置に関するもので
、これら双方の回路を一体化“し、装置の軽量化と小形
化を図ろうとするものである。

［従来技術とその問題点］データ通信の普及に伴い、現在広く使用されているポケ
ットベルに代って、簡単なメツセージの送受も可能な携
帯無線の実用化が十分考えられるようになってきた。こ
の場合、符号化伝送方式文字放送と同様、送られてきた
符号には伝送路上での誤りが含まれており、その訂正技
術を確立することが必須の条件となる。同様に、端末か
ら得られる送信信号についてもデータの信頼性を確保す
るため、誤り訂正符合化技術が必要である。

しかしながら、従来からデータの逆受を行うには、誤り
訂正符号化を行うことなく、そのままのデータを送信・
受信するか、あるいは誤り訂正符号化したとしても、送
信側の符号器および受信側の復号器を別個に構成してい
た。

その結果として、信号の伝送過程にて生じるビット誤り
に弱くなり、あるいは誤り訂正符号化したとしても端末
が大きくなるという欠点があった。

［発明の目的］よって本発明の目的は、双方向通信を行う際に用いる誤
り訂正回路を小形化したディジタルデータ送受信装置を
提供することにある。

また、本発明の他の目的は、送受信を別個の装置で行う
場合にも、同一種類のＩＣをこれら双方の回路で使用し
得るようにしたハードウェアを提供することにある。

［発明の構成コ本発明では、誤り訂正符号化回路および誤り訂正復号回
路を備えたディジタルデータ送受信装置において、誤り
訂正符号化回路のパリティ−ピント生成回路と、誤り訂
正復号回路のシンドローム生成回路とを共用させ回路構
成の簡素化を図ったことを特徴とする。

［実施例］以下、実施例に基づいて本発明の詳細な説明する。

第１図は、本発明を適用したディジタルデータ送受信装
置の概略構成図である０本図において、１はシンドロー
ムレジスタの全ビットを°Ｏ″とするためのリセット信
号、２は符号化データあるいは復号化データ、３はフィード
バック信号を含んだシンドロームレジスタ、４はＲＡＭあるいはシフトレジスタによるデータレジス
タ。

５はシンドロームビットの内容、６は誤り判定回路、７は誤り訂正信号、８はパリティビット、９は情報ビット、１０はスイッチ。

１１は出力信号をそれぞれ表わすものとする。

まず、信号送信時の符号化器として使用する場合につい
て説明する。リセット信号１によってシンドロームレジ
スタ３のすべてのビットを０°。

とする。その後、データ信号２をデータレジスタ４およ
びシンドロームレジスタ３へ導く、データ信号は、（ｎ
、ｋ）符号でほにビー、トである。

すべてのでデータにビット分がデータレジスタ４および
シンドロームレジスタ３に導入された後、スイッチ１０
をａ側に倒してにビットの信号をすべて出力する。その
後に、スイッチｌＯをｂ側に倒してシンドロームレジス
タ３の内容を順次出力し、情報ビットに続＜（ｎ−ｋ）
　ビットをパリティビットとする。占然ながら、この時
は、誤り訂正回路６は動作させない。

また、受信側の復号回路として用いる場合には、同様に
この回路の１０をａ側に倒したままで訂正動作が可能で
ある。このときには、まずリセット信号１を印加して、
シンドロームレジタ３をすべてリセットする。誤り訂正
前の信号ｎビットを２として、データレジスタ４および
シンドロームレジスタ３へ同時に導入する。

全デー２１１７８分の信号が双方のレジスタ３および４
に導入された後、シンドロームレジスタ３の状態によっ
て、本誤り訂正判定回路はどこのビットに誤りがあるか
を判定し、データレジスタ４の該当するビットの誤りを
訂正する。誤り訂正後のデータはスイッチ１０を介して
読み出され、出力信号１１となって復号される。

次に、第１図に示した装置をより具体的に構成した実施
例について説明を行っていく。

本実施例１第２図は、本発明を適用した（７．４）　／＼ミング符
号による実施例である。本図において、２０はＧＰυの
出力ポート、２１はタイミング発生回路、２２はパラレル・シリアル変換回路（７ビツト　）　、２３は３ビツトシンドロームレジスタ、２４は誤り訂正
用ＲＯＭ、２５はデータレジスタ、２６は切り替えスイッチ、２７はリセット命令、２８は送受指定信号、２８はリセット信号、３０はクロック信号、３１はスイッチ切り替え信号、３２は出力制御信号、３３はＣＰＵからのパラレル７ビツトデータ、３４はシ
リアルデータ、３５はデータ、３６は出力信号を示す。

まず、受信制御（すなわち、誤り訂正の動作）について
説明する。　ｃｐｕの出力ポート２０から受信モード命
令を送受指定信号２８によってタイミング制御回路２１
へ与える。そして、制御信号３１によって、スイッチ２
Ｂをａ側に倒す、　ｃｐｕの出力ポート２０はリセット
命令２７を発し、リセット信号２９によってシンドロー
ムレジスタ２３のＳ、　、Ｓ、　、Ｓｌをすべて°°０
゛°とする。

次に、受信データの７ビツトデータ３３をパラレル・シ
リアル変換回路２２ヘロードする。７ビツトのシリアル
データ３４は、クロック信号に同期して、シンドロムレ
ジスタ２３およびデータレジスタ２５に同時に順次ロー
ドされる。

また、スイッチ制御信号３８によりスイッチ３７はａ側
に倒されるので、シンドロームレジスタ２３にはフィー
ドバックループが生じ、割算回路として作用する。

ＲＯＭ　２４はルックアップテーブルであり、　ｓｏ。

Ｓｌ、Ｓｌのシンドローム３ビツトの情報から、７ビツ
ト中１ビツトの誤りを示す、この実施例では、データレ
ジスタ２５の各ビットを直接訂正する構成になっている
。訂正後のデータ３５はスイッチ２６を介し、出力信号
３Ｂとして出力される。

なお、この信号をＣＰＵに取り込むためには、このあと
シリアル拳パラレル変換回路に通過させる必要がある。

送信時には、ＣＰｔ１の出力ポート２０かｆ−）送信モ
ード命令（送受指定信号２８による）を発して、回路の
すべてを符号化回路用に切り替える。このときには、Ｒ
ＯＭ　２４は不要となるので、回路から切り離される。

受信モード時と同じく、リセット命令２７によってシン
ドロームレジスタ２３をすべて°”Ｏ”とする。符号化
すべき４ビ・ントのパラレル情報３３はパラレル・シリ
アル変換回路２２ヘロードされる。そのロードが終了し
た後、シリアルデータ３４はデータレジスタ２５および
シンドロームレジスタに供給される。

符号化データを出力するためには、シンドロームレジス
タ２３およびデータレジスタ２５を用いて、そのデータ
をそのまま３ビツト分だけシフトする。

まず、データレジスタ２５のＤ６まで到達したデータの
出力が行われる。このシリアルデータ３５は切り替えス
イッチ２Ｂを通って出力信号３６となる。この間、シン
ドロームレジスタ２３における４ビツト分のシフトは行
われない。４ビツトの情報ビットが出力された後、切り
替えスイッチ２Ｂはスイッチ切り替え信号３１の指令に
よってｂ側に倒され、シンドロームレジスタ２３の内容
（パリティビットの３ビツト）を出力する。このとき、
スイッチ３７はスイッチ制御信号３８によって、ｂ側に
倒されている。

第３図（Ａ）〜（Ｇ）は、送信時における上記各回路の
動作期間を示すタイミングチャートである。

ここで第３図（Ａ）は基本クロック信号である。第３図
（Ｂ）は情報ビット（４ビツト）のワード期間を示し、
この期間中にはデータレジスタ２５およびシンドローム
レジスタ２３の双方に対して同時にデータがロードされ
る。第３図（Ｃ）に示す期間は情報ビットをデータレジ
スタ２５の先頭へ到達させるための３ビツト分を示し、
シンドロームレジスタ２３にとっては、完全なパリティ
ビットを算出するための３ビツトになっている。第３図
（Ｄ）は情報ビットの４ビツトを送出°させるための期
間であり、第３図（Ｆ）に示す通り、この期間中シンド
ロームレジスタ２３の動作は体１ヒしている。また、ｉ
１３図（Ｅ’）はシンドロームレジスタ２３のフィード
バックループが動作している期間を示す。第３図（Ｇ）
はパリティビットが出力される期間を示す。

かくして、符号化された信号は入力時に比べ、７ビツト
分だけ遅れて出力される。

本実施例２上述した実施例１の送信モードでは、第３図に示すよう
に出力データが７ビツト分だけ遅れたが、第４図に示す
構成に変更することによって、７ビツト分の遅れをなく
すことができる。

第４図は、実施例１（第２図参照）の改修部分のみを示
したものである。本実施例では、シンドロームレジスタ
２３へのデータを直接排他的論理和回路４００へ入力す
る（先の実施例１に比べて３ビツトだけ進んでいる）。

また、情報ビットはデータレジスタ２５へ入力するので
はなく、直接出力信号として出力する。すなわち、スイ
ー２千４０２を新たに付加し、送信モードでは、スイッ
チ制御信号３１によってスイッチ４０２をｂ側に倒す、
勿論、この時には、スイッチ２６はａ側にｆＩＡ＋よう
１ノ制御する。このようにして実施例２ではデータ出力
の遅れは生じない。

本実施例３（７，４）ハミング符号のように情報ビット数が少ない
場合は、パリティビットの計算を実施例１および２のよ
うにシフトレジスタを用いるのではなく、ＲＯＭによる
方法でも十分に実現することが可能である。この場合に
も、実施例２と同じく送出タイミングの遅れはない。

本実施例４現在実用化されている誤り訂正回路の中で最も強力な誤
り訂正能力をもっているものは、日本の文字放送の誤り
訂正方式として採用になっている（２７２，１９０　）
符号と考えられる（特願昭５８−００１３５７９号、特
願昭５８−０５４００２号、特願昭５８−０！１１００
１７号参照）、この方式は、回路構成も非常に簡単なこ
とから、今後あらゆるデータ伝送の誤り訂正に使用され
る公算が大きい。携帯用データ送受信機にこの方式を採
用し、且つ本発明に従った符号化・復号化部を構成した
実施例を第５図に示す。

第５図において、５００はｃｐｕの出力ポート、５０１
はＣＰＵの入力ポート、５０２はタイミング発生回路、５０３はＰ／Ｓ、Ｓ／Ｐ変換（Ｐ：パラレル、Ｓニジリ
アル）、５０４は８２ビツトシンドロームレジスタ、５０５は１
９０または２７２ビツトデータレジスタ、５０Ｂは排他
的論理回路、５０７は多数決回路、５０８は論理和回路、５０９．５１０，５１１は切り替え回路。

５１２は送受制御命令。

５１３は送受制御信号、５１４はクロック信号、５１５はリセット命令、５１６はリセット信号、５１７は入力データ信号（パラレル）、５１８は同じく
入力データ信号（シリアル）、５１９はロード命令、５２０は１ビツトシフト命令、５２１は読み出し命令、５２２は訂正命令、５２３はパリティ出力制御信号、５２４はシンドロームビット信号、５２５は誤り検出信号、５２Ｂはレディ信号、５２７は読み出し終了信号、５２８はパリティ信号・５２９は出力信号ｌ、５３０は出力信号２．５３１はパラレル出力信号をそれぞれ示す。

誤り訂正時の動作は、本出願人による特願昭５８−００
８５７８号に示したのと同様であるが、本実施例では送
受信用の制御回路が付加されている。

次に、本実施例の動作について簡単に述へる。

ＣＰＵは送受制御命令５１２を発して、本回路を受信モ
ードにセットする。すなわち、切り替え回路５０９．５
１０．５　Ｉｔが共にａ側にセットされるよう、りイミ
ング発生回路５０２から信号５１３および５２３を発す
る。次に、ＣＰＵはリセット命令５１５を発し、リセッ
ト信号５１６によってシンドロームレジスタ５０４の８
２ビツトをすべて゛°Ｏパにリセットする。

なお、送受制御信号５１３の発生後、自動的にタイミン
グ発生回路５０２からリセット信号５１８を発生させて
も良い。

誤り訂正前の信号を出力ポート５００にセットし、ロー
ド命令５１９を発すると、パラレルデータ５１？はＰ／
Ｓ変換回路５０３にセットされ、シリアルデータ５１８
に変換される。そして該当するビット数分のクロック信
号５１４によって、シンドロームレジスタ５０４　とデ
ータレジスタ５０５に対しシリアルデータ５１８は順次
ロードされる。ロードの終了は、レディ信号５２８によ
って、ＣＰＵが知ることができる。　ＣＰＵはこのレデ
ィ信号５２６によってデータのロード終了を知ると、次
のデータのロードに入る。すなわち、次のデータを出力
ポート５ｏｏにセットし、再びロード命令５１９を発生
させる。この動作の繰り返しによって、２７２　ビット
すべてのデータのロードを終了する。

Ｐ／Ｓ変換回路５０３のビンｂｅが１６ビツトである場
合、１７回のロード命令５１９を発することになる。す
べてのデータのロードが終了し時点で１ビツトシフト命
令５２０を発し、シンドロームビットのみを１ビツトだ
けシフトさせる。クロック信号は図面の都合上５１４で
示しであるが、実際は。

この時のクロック信号は、シンドロームレジスタ５０４
のみに作用し、データレジスタ５０５　　、Ｐ／Ｓ変換
回路５０３等には作用しない、この１ビツトシフトは、
元符号からの１ビツト短縮分に相当する。

但し、復号チェック和マトリ・ンクスの直交ビット位置
を先頭から２ビツト目とすれば、この１ビツトシフト命
令は不要となる。

次に、ＣＰＵは読み出し命令５２１を発し、Ｓ／Ｐ変換
回路５０３のビット数分だけの訂正を行う。各ビットの
訂正動作は、その時点でのシンドロームビット信号５２
４に基づき、排他的論理和回路５０Ｂと多数決回路５０
７とを通して、訂正信号５２２によって行う。ＣＰＵは
レディ信号５２６を導入して、訂正動作の終了を知るこ
とができる。ＣＰＵは訂正動作の終了を知ると、訂正後
のパラレル信号５３１を入力ボート５０１を通して読み
取る。読み取りの終了は、読み出し終了信号５２７によ
ってタイミング発生回路５０２に知らされる。このよう
な動作を必要な回数だけ繰り返し行う、また、Ｓ／Ｐ変
換回路５０３が１８ビツトの場合には、ロード時と同様
、１７回行われることになる。訂正終了後、ＣＰＵは誤
り検出信号５２５によって、誤り訂正後の信号の誤りの
有無を知ることができる。すなわち、誤り訂正後のシン
ドロームレジスタ５０４がすべて°°Ｏ゛になっていれ
ば、誤りがないと判断する。

次に、送信時の符号化回路について述べる。

ＣＰＵは送受制御命令５１２によって本回路を送信モー
ドにセットする。切り替え回路５０９はｂ側に倒され、
データ入力の位置が誤り訂正時とは異なる。これは、第
４図において既に説明した通りである。ＣＰＵは引き続
いてリセット命令５１５を発し、シンドロームレジスタ
５０４をすべて”　ｏ　”にリセットする。

ＣＰｕは符号化すべき＠報ビットを出力ポート５００に
セットして、ロード命令５１９を発する。誤り訂正時と
同様、データはシンドロームレジスタ５０４にロードさ
れる。

Ｐ／Ｓ変換回路５０３が１６ビツトの場合には、この符
号の情報ビット数が１９０ビツトなので、クロック信号
５１４は１１回のロード命令までは各命令毎に、１６ビ
ツト出力される。最後の１４ビツト分について、クロッ
ク信号５１４は、データ分である１４ビツトクロツク分
のみとなる。

このように１９０ビツトの情報がロードされた後、タイ
ミング発生回路５０２はパリティ出力制御信号５２３を
発し、切り替え回路５１０および５１１をＣ側に倒す、
これにより、順次パリティビットとして発生されたシン
ドロームレジスタの内容が、Ｓ／Ｐ変換回路５０３のレ
ジスタヘロードされる。そのレジスタがロードされると
、レディ信号５２６によってＣＰＵはパリティ信号のセ
ットを検知し、読み出し命令５２１を発して、パリティ
ビットを取込む。

パリティビットは８２ビツトなので、Ｓ／Ｐ変換回路５
０３が１８ビ・ントの場合には、６回の読み出し命令が
発せられることになる。メモリ内の１９０ピツ・　トの
情報にこの８２ピントのパリティビットを付加すること
によって、（２７２，１９０）符号を構成することがで
きる。従って、この符号をＣＰＵから通信回線に順次出
力すればよい。

なお、上述した実施例では、ＣＰＵ内でビット配列の処
理を行うように構成しているが、第４図に示すように、
シリアルデータとして直接出力することも勿論可能であ
る。

また、これまで述べた実施例１〜４では、送受信制御の
切り替えをＣＰＵからの命令で行う方式としているが、
当然のことながら、手動による外部からの制御を行うこ
とも可能である。

［発明の効果］本発明を実施することにより、携帯用データ送受信機の
構成を非常に簡単にすることができる。

また、本発明をＩＣ化することによって、携帯用データ
送受信機の誤り訂正および符号化器をひとつの回路にま
とめることができる。

更に、同−ＩＣ化により、一般の送信側符号化回路と受
信側誤り訂正回路双方への利用が可能となるので、汎用
性を増大させることができる。

誤り訂正の符号化および復号手順は、先に述べた実施例
の説明から明らかなように、あらゆるデータ伝送のため
の符号器、復号器の分野に適用可能である。殊に第４図
に示した実施例２によれば、シンドロームレジスタへの
入力データの入り口が復号の時と符号化の時とで変えで
あるので、符号化時のパリティビットはデータビットに
対し連続的に出力される利点がある。

【図面の簡単な説明】

第１図は本発明に係るデータ送受信装置の基本的構成を
示すブロック図、第２図は本発明を適用した一実施例を示すブロック図、第３図は第２図の動作を示すタイミング図、第４図およ
び第５図はそれぞれ本発明の別実流側を示すプロ、り図
であるう１・・・リセット信号。２・・・符号化または復号化データ、３・・・シンドロームレジスタ。（ｎ−ｋ）　　ビット、４・・・データレジスタ（ｋビット）、５・・・シンド
ロームビット、６・・・誤り判定回路、７・・・訂正信号、８・・・パリティピット、９　・・・　情　幸マ　ビ　ッ　　ト　、１０・・・ス
イッチ、１１・・・出力信号、２２・・・Ｐ／Ｓ（パラレル／シリアル）変換回路２３
・・・シンドロームレジスタ、２４・・・ＲＯＭ、２５・・・データレジスタ、２６・・・スイッチ、２７・・・リセット信号、２８・・・送受指定信号、２９・・・リセット信号。３０・・・クロック信号、３１・・・スイッチ制御ｉ１１信号、３２・・・出力制御信号、３３・・・データ（パラレル）、３４・・・データ（シリアル）。３５・・・データ（シリアル）、３８・・・出力信号、３７・・・スイッチ、３８・・・スイッチ制御信号、４００・・・排他的論理和、４０１・・・情報ビット出力、４０２・・・スイッチ、５００・・・ＣＰＵ出力ボート、５０１・・・ｃｐｕ入カイカボート０２・・・タイミング発生回路、５０３・・・Ｐ／Ｓ、Ｓ／Ｐ変換回路。５０４・・・８２ビツトシンドロームレジスタ、５０５
・・・１９０または２７２　ビントデータレジスタ、５０６・・・排他的論理和回路、５０７・・・多数決回路、５０９・・・切り替え回路、５１０・・・切り替え回路、５１１・・・切り替え回路、５１２・・・送受制御命令、５１３・・・送受制御信号。５１４・・・クロック信号、５１５・・・リセット命令、５１Ｂ・・・リセット命令、５１７・・・データ信号（パラレル）、５１Ｂ・・・入
力データ信号（シリアル）、５１９・・・ロード命令、５２０・・・１ビツトシフト命令、５２１・・・読み出し命令、５２２・・・訂正信号、５２３・・・パリティ出力制御信号、５２４・・・シンドロームビット信号、５２５・・・誤
り検出信号、５２６・・・レディ信号、５２７・・・読み出し終了信号、５２８・・・パリティ信号、５２９・・・出力信号ｌ、５３０・・・出力信号２．５３１・・・パラレル出力信号、特許出願人　　　日　本　放　退　協　会代　　理　　
人　　　　　弁理士　　　谷　　　義　　−第１図

Claims

【特許請求の範囲】１）誤り訂正符号化回路および誤り訂正復号回路を備え
たディジタルデータ送受信装置において、前記誤り訂正
符号化回路のパリティービット生成回路と、前記誤り訂
正復号回路のシンドローム生成回路とを共用させ回路構
成の簡素化を図ったことを特徴とするディジタルデータ
送受信装置。２）前記誤り訂正符号化回路のデータレジスタと前記誤
り訂正復号回路のデータレジスタとを共用させたことを
特徴とする特許請求の範囲第１項記載のディジタルデー
タ送受信装置。