JPH05284044A - ランダムエラーおよびバーストエラー訂正が行われる伝送装置、受信機、デコーダおよびビデオホーン - Google Patents

ランダムエラーおよびバーストエラー訂正が行われる伝送装置、受信機、デコーダおよびビデオホーン

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JPH05284044A
JPH05284044A JP4292377A JP29237792A JPH05284044A JP H05284044 A JPH05284044 A JP H05284044A JP 4292377 A JP4292377 A JP 4292377A JP 29237792 A JP29237792 A JP 29237792A JP H05284044 A JPH05284044 A JP H05284044A
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error
shift register
information signal
signal
gate
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JP4292377A
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English (en)
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Herbert Schneider-Obermann
シュナイダー−オーバーマン ヘルベルト
Gerd Zimmermann
ツィンマーマン ゲルト
Wolfgang Koch
コッホ ヴォルフガング
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/004Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056Systems characterized by the type of code used
    • H04L1/0057Block codes
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Abstract

(57)【要約】 【目的】 バーストエラーおよびランダムエラー双方の
訂正を簡単な訂正手段で行える伝送装置。 【構成】 情報信号を該情報信号と巡回符号を用いて発
生される冗長信号とによって構成されるデジタル信号に
符号化するエンコーダを含んでいる送信機を備え、記憶
ユニット2とフィードバックシフトレジスタ3を有する
エラー訂正手段とを有するデコーダを含んでいる受信機
を備え、エラー訂正手段は、シフトレジスタの所定記憶
内容S0…S11からバーストエラーを表す第1エラー
情報信号Bを発生するバーストエラー検出手段4と、シ
フトレジスタ3の記憶集合内容S0…,S17からラン
ダムエラーを表す第2のエラー情報信号Eを発生するラ
ンダムエラー検出手段5とを有し、第1、第2エラー情
報信号を評価する制御手段8が設けられ、シフトレジス
タの記憶内容と記憶ユニットの記憶内容との結合手段E
1が設けられている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、伝送すべき情報信号を
情報信号と冗長信号によって構成されるデジタル信号に
符号化するためのエンコーダを含んでいる送信機を備
え、前記冗長信号は伝送すべき情報信号から巡回符号を
用いて発生され、かつ受信された情報信号を記憶するた
めの記憶ユニットと受信されたデジタル信号を処理する
ためのフィードバックシフトレジスタを有しているエラ
ー訂正手段とを有するデコーダを含んでいる受信機を備
えた、伝送装置に関する。
【0002】本発明はまた、受信機、デコーダおよびこ
の種のデコーダを有するビデオホーンに関する。
【0003】
【従来の技術】この形式の伝送装置は例えば、ビデオホ
ーンに対するビデオ通信において使用される。そのとき
受信機において例えば、通例BCH符号(Bose-Chandhu
ri-Hocquenghem)に関連して符号化されているデジタル
信号を復号化するためのデコーダが必要である。符号化
期間に、伝送すべき情報信号は、符号化回路を用いて、
情報信号並びに冗長信号を有しているデジタル信号に変
換される。その場合冗長信号は、伝送すべき情報信号か
ら巡回符号を用いて発生される。
【0004】米国特許第4592054号明細書には、
情報信号および冗長信号によって構成されている巡回符
号化されたデジタル信号が、並列および独立して動作す
るランダムエラー並びにバーストエラー検出手段に供給
される、デコーダが記載されている。決定手段を用い
て、ランダムエラー検出手段の出力信号かまたはバース
トエラー検出手段の出力信号が、デコーダの出力側に接
続される。
【0005】
【発明の課題】本発明の課題は、バーストエラーの訂正
もランダムエラーの訂正も簡単な方法で可能にした、冒
頭に述べた形式の伝送装置を提供することである。
【0006】
【課題を解決するための手段】この課題は、冒頭に述べ
た形式の伝送装置において、デコーダのエラー訂正手段
は、シフトレジスタの前以て決めることができる記憶内
容からバーストエラーを表す第1のエラー情報信号を発
生するためのバーストエラー検出手段と、前記シフトレ
ジスタの記憶集合内容からランダムエラーを表す第2の
エラー情報信号を発生するためのランダムエラー検出手
段とを有しており、かつ前記第1および第2のエラー情
報信号を評価するための制御手段が設けられており、か
つ前記シフトレジスタの記憶内容を前記記憶ユニットの
記憶内容に結合するための手段が設けられていることに
よって解決される。
【0007】この種の伝送装置は、BCH符号化された
デジタル信号を伝送するのに適している。送信機におい
て、伝送すべき情報信号はエンコーダを用いて、情報信
号から発生される冗長信号と情報信号それ自体とから構
成されているデジタル信号に変換される。このデジタル
信号は伝送チャネル、例えばケーブル伝送リンクまたは
無線伝送チャネルを介して受信機に伝送される。受信機
はデコーダを有しておりかつデジタル信号がデコーダ、
即ち記憶ユニット並びにシフトレジスタに読込まれる
と、シフトレジスタの記憶内容に基づいて特定の長さの
バーストエラー並びに特定の数のバーストエラーに対し
て同時のチェックが行われる。このようにして検出され
た、それぞれバーストエラーまたはランダムエラーを表
す第1または第2の情報信号は、制御手段に供給され
て、エラー訂正のためにどんな措置をとるべきか、エラ
ー訂正を行うべきかまたは訂正不能なエラーのケースで
あるかが決定される。それからこの種の伝送装置は、突
発的なエラー(ランダムエラー)および単純なエラー訂
正手段において可能なエラーバーストの訂正を結合して
行う。その場合エラー訂正手段は、エラーを簡単に実施
できると決定するためのシフトレジスタを有している必
要があるだけである。
【0008】エラー訂正を回避するために、シフトレジ
スタの記憶内容によって決められるエラーパターンと行
うべき比較のためにデコーダの制御手段に少なくとも1
つのチェックエラーパターンが記憶されており、シフト
レジスタの記憶内容と記憶ユニットの記憶内容との結合
操作はチェックエラーパターンがエラーパターンと一致
したときに阻止される。従って、訂正動作の前に、例え
ば、基本的に2進チェックパターンエラーが記憶されて
いるテーブルを用いたチェックがある。これらのチェッ
クエラーパターンは、シフトレジスタにおいて使用可能
なエラーケースのエラーパターンと比較され、かつこの
ようにして例えば、訂正可能な距離から大幅に離れてい
るエラーの場合に、膨大な訂正が回避される。この場合
デコーダにおける過度の負荷が検出される。
【0009】第1のエラー情報を導出するために、シフ
トレジスタの記憶内容はデコーダにおいて、デジタル信
号が読込まれかつシフトレジスタのそれぞれのシフトの
後に確認される。その場合デコーダは、例えば、“Erro
r Control Coding Fundamentals and Applications”
(Shu Lin および Daniel J. Costello 著、第125な
いし131頁および第259ないし282頁)に記載さ
れている、所謂エラートラッピング方法に従って動作す
る。この方法によれば、シフトレジスタの特定数のメモ
リロケーションが“0”に対してチェックされる。
【0010】異なったケースを区別するために、シフト
レジスタのシフトの数をカウントするためのカウンタを
有している。このカウンタによって、例えば、バースト
エラーがデジタル信号のチェックビットのロケーション
においてのみ生じたのか、またはどのロケーションにバ
ーストエラーが位置したのかによってケースを区別する
ことができる。
【0011】情報信号とシフトレジスタの出力信号とを
結合するための第1の排他的ORゲートが設けられてい
る場合、記憶ユニットに記憶された情報信号の簡単な訂
正を実施することができる。
【0012】デコーダが、デジタル信号の読込みを阻止
するための第1ゲートと、記憶ユニットからの情報信号
を読込みを阻止するための第2ゲートと、シフトレジス
タのフィードバックを阻止するための第3のゲートと、
シフトレジスタの記憶内容の信号分配を阻止するための
第4のゲートと、シフトレジスタの記憶内容と記憶ユニ
ットの記憶内容とを結合するための手段とを有している
場合、デジタル信号のデコーディングは簡単な方法で制
御される。
【0013】デコーダにおいて、第2のゲートおよび第
4のゲートが阻止されているとき、デジタル信号を記憶
ユニットおよびフィードバックシフトレジスタに並列に
読込むことができ、かつデジタル信号がシフトレジスタ
に読込まれかつシフトレジスタのそれぞれのシフトの後
にシフトレジスタの前以て決めることができる記憶内容
がバーストエラーに対してチェックされかつ記憶集合内
容がランダムエラーに対してチェックされ、かつバース
トエラー検出手段およびランダムエラー検出手段がシフ
トレジスタがシフトした位置の数に応答して制御手段を
駆動して、第2のゲートおよび/または第3のゲートお
よび/または第4のゲートが阻止および/または開放さ
れるようになっている場合、デコーダの機能は簡単に実
施される。
【0014】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
【0015】図1に示された伝送装置は、伝送ないし送
信されるべき情報信号104が供給される送信機100
を有している。送信機100の出力側に、伝送すべき符
号化されたデジタル信号104,105が現れ、それは
伝送チャネル103を介して受信機101に供給され
る。受信機の入力側に、復号すべき受信デジタル信号1
1,12が供給され、一方復号化されたデジタル信号1
が受信機の出力側に現れる。
【0016】図1に示された伝送装置は、例えば、ビデ
オホーンに対してBCH符号化されたビデオ信号105
を伝送するのに使用するのに適している。以下、図1に
図示の伝送装置の機能を簡単に説明する。送信機100
は、以下代わってエンコーダと称する符号化手段(図1
には図示されていない)を有している。エンコーダは伝
送すべき情報信号、例えばデジタル化されたビデオ信号
を伝送すべきデジタル信号104,105に変換する。
伝送すべきデジタル信号104,105は、伝送すべき
情報信号104および該情報信号104から発生される
冗長信号105から成る。この冗長信号105は受信機
側においてエラー訂正のために使用される。それから受
信機によって受信されるデジタル信号11,12は、情
報信号11と冗長信号12とを含んでいるが、伝送すべ
きデジタル信号104,105と受信されるデジタル信
号11,12との間に、伝送チャネル103によって惹
き起こされる障害の結果として差異が生じる可能性があ
る。受信機101に設けられたデコーダの目的は、最も
尤もらしい原情報を再構築するかまたはおそらく訂正不
能な多くのエラーがデジタル信号11,12に生じたこ
とを検出することである。デコーダの機能を、図2を用
いて説明する。
【0017】図2には、巡回符号化されたデジタル信号
用のデコーダが示されている。図2に図示のデコーダは
実質的に、記憶ユニット2,シフトレジスタ3,ランダ
ムエラー検出手段5,バーストエラー検出手段4並びに
制御手段8から成っている。デコーダには、情報信号1
1および冗長信号12によって構成されたデジタル信号
11,12が第1ゲートG1を介して供給される。記憶
ユニット2の出力信号の送出は第2ゲートG2を用いて
阻止することができる。シフトレジスタはレジスタS0
…S17によって形成されている。シフトレジスタのフ
ィードバックは第3ゲートG3を用いて阻止することが
できる。更に、シフトレジスタの出力信号13は第4ゲ
ートG4を介して第1の排他的ORゲートE1に供給さ
れる。この排他的ORゲートは第2ゲートG2の出力信
号との結合を可能にする。この第1の排他的ORゲート
E1の出力側には、復号化されたデジタル信号1が現れ
る。第3ゲートG3の出力信号は、シフトレジスタ3の
出力側における第2排他的ORゲートE2と、第2レジ
スタS2と第3レジスタS3との間に挿入されている第
3の排他的ORゲートE3と、第5レジスタS5と第6
レジスタS6との間に挿入されている第4の排他的OR
ゲートE4と、第6レジスタS6と第7レジスタS7と
の間に挿入されている第5の排他的ORゲートE5と、
第7レジスタS7と第8レジスタS8との間に挿入され
ている第6のシフトレジスタE6と、第9レジスタS9
と第10レジスタS10との間に挿入されている第7の
排他的ORゲートE7と、第11レジスタS11と第1
2レジスタS12との間に挿入されている第8の排他的
ORゲートE8と、レジスタS14とレジスタS15と
の間に挿入されている第9の排他的ORレジスタE9と
に供給される。レジスタS0,…,S11の記憶内容
は、接続線9を介してバーストエラー検出手段4に供給
することができる。すべてのレジスタの記憶内容は、別
の接続線10を介してランダムエラー検出手段5に供給
することができる。バーストエラー検出手段4の出力側
にはバーストエラーを表す第1のエラー情報信号Bが現
れ、一方ランダムエラー検出手段5の出力側にはランダ
ムエラーを表す第2のエラー情報信号Eが現れる。第1
および第2のエラー情報信号BおよびEはそれぞれ、制
御手段8に供給される。制御手段にはその他、接続線1
4を介してレジスタS12,…,S17の記憶内容も供
給される。制御手段8の出力側には、第4ゲートG4を
作動制御する制御信号Sが現れる。
【0018】図2に示されたデコーダは、(511,4
93)BCH符号に基づいているデジタル信号11,1
2に適している。明確にするために、符号化/復号化経
路の基本構成を簡単に説明する。(511−493)B
CH符号の場合に493の情報ビットを有している情報
ベクトルは、エンコーダによって511ビット長の符号
ベクトルに変換される。そこでこのような符号ベクトル
は、493の情報ビットと冗長信号に対する18のチェ
ックビットとから成っている。それからこの符号ベクト
ルは、伝送期間のチャネル障害の結果として歪みを受け
た受信機ベクトルとなる。この受信機ベクトルは図示の
ように、情報信号11および冗長信号12によって構成
されているデジタル信号11,12に相応し、その際デ
ジタル信号は重畳されたチャネル障害を受けている可能
性がある。デコーダの目的は、最も尤もらしい原情報信
号を再構築するかまたはおそらくデジタル信号11,1
2中に訂正不能な多くのエラーが生じたことを検出する
ことである。巡回符号化は、図示されている、復号化の
ためのシフトレジスタ回路3に相応する構成を有してい
るシフトレジスタ回路によって実現される。符号化動作
の第1ステップにおいて、情報ビットはフィードバック
シフトレジスタであるシフトレジスタに読込まれる。第
2ステップにおいてフィードバック経路は中断され、そ
の後にチェックビットが読出されかつ情報ビットと一緒
に完全な符号化されたデジタル信号を形成する。それか
ら冗長信号が、巡回符号を用いて情報信号から発生され
る。
【0019】次に、図示のデコーダの動作モードをステ
ップAないしCについて説明する。
【0020】ステップAにおいて、デジタル信号11,
12が受信されると、情報信号11は記憶ユニット2お
よびシフトレジスタ3に並列にロードされる。フィード
バックシフトレジスタにおいて第3ゲートG3は開放さ
れており、シフトレジスタ3の内容はそれぞれのクロッ
ク信号によって右方向にシフトされる。この動作期間
中、第1ゲートG1および第3ゲートG3は開放してお
り、一方第2ゲートG2および第4ゲートG4は遮断さ
れている。そのとき記憶ユニット2には、受信されたデ
ジタル信号11,12、即ち情報信号の最初の493の
ビットのみがロードされている。受信されたデジタル信
号11,12がシフトレジスタに完全にロードされる
と、最初の12のレジスタS0,…,S11の内容が、
ランダムエラー検出手段によって検査される。この検査
は、シフトレジスタのシフト後にもその都度行われる。
12のレジスタS0,…,S11すべてが内容“0”有
しているならば、バーストエラー検出検査は成功してい
る。これは、エラートラッピングを用いた復号化の原理
の結果である。図示のデコーダは、7ビットより小さい
長さまでのバーストエラーが発見されるように構成され
ている。バーストエラーがバーストエラー検出手段4を
用いて発見されたならば、これらの場合は、シフトの
数、即ちシフトレジスタ3が何回シフトしたかに応じて
区別することができる。シフト数が0と12との間にあ
れば、バーストエラーがデジタル信号11,12、即ち
冗長信号12中のチェックビットのロケーションにおい
て生じたことがわかり、その場合には訂正は必要ない。
結果として、制御手段8はゲートG2を開放しかつ復号
化されたデジタル信号は記憶ユニット2から変化されず
に読出される。シフト数が13と17との間にあれば、
18マイナスシフト数の右手のメモリがチェックビット
のロケーションにおけるエラーパターンを含んでおり、
一方シフトレジスタ3の次の残りのメモリが情報信号に
おけるエラー部分を含んでいる。それから第3のゲート
G3がフィードバックを阻止しかつシフトレジスタ3
は、シフト数が18になるまでシフトされる。その時点
で、チェックビットにおけるエラー部分を含んでいる
“右手”のビットがシフトレジスタ3からシフトアウト
されかつ訂正目的のためにもはや使用されない。シフト
レジスタにおける更に右側のビットは、情報信号11に
おけるエラー部分に相応している。第2ゲートG2並び
に第4ゲートG4は、制御手段8によって作動制御され
かつ開放されかつ生じたエラーは、排他的ORゲートE
1を用いたビット毎のmodulo2加算によって訂正
される。シフトの数が17を上回ったとき、第2ゲート
G2はシフトレジスタの18回目のシフトの後に開放さ
れ、即ち情報信号11の情報ビットがクロック信号のタ
イミングで送出される。同時に、ゲートG3が開放され
ているとき、フィードバックシフトレジスタはシフトさ
れる。最初の12のレジスタ内容S0,…,S11がす
べて“0”を呈するとき、残り6つのレジスタS12,
…,S17はバーストエラーパターンを含んでいる。そ
れから第3のゲートG3は阻止されかつ第4のゲートG
4は開放されるので、情報は、第1の排他的ORゲート
E1を用いて訂正することができる。シフト数が511
でありかつ12の最初のレジスタS0,…,S11の内
容は同時に決して“0”でなければ、この方法によって
訂正することができないエラーパターンが生じた。その
場合、送出された情報信号11がエラーを含んでいるこ
とが最も尤もらしい。その場合エラーは検出されるが、
訂正は実施されない。
【0021】図2に示されたデコーダはバーストエラー
訂正には適していないが、バーストエラー検出手段4に
加えて、同じくエラートラッピング方法に基づいている
ランダムエラーの訂正を実施するランダムエラー検出手
段5も設けられている。図示のデコーダは、18の連続
するロケーションにおいて生じる2より小さなウェイト
を有しているすべてのエラーパターンの訂正を可能にす
る。ランダムエラー訂正は、バーストエラー訂正と並行
して実施され、以下それについて説明する。まず、バー
ストエラー訂正の説明と同様に、受信されたデジタル信
号11,12は完全にシフトレジスタ3に読込まれ、ラ
ンダムエラー検出手段5は所謂、シンドロンレジスタ内
容のウェイトをチェックし、即ち内容“0”を有してい
ない、レジスタS0,…,S17の数が検出される。ウ
ェイト、即ち0とは異なるレジスタ内容の数が2を上回
ると、決定は不可能になり、その場合フィードバックレ
ジスタはシフトされ、即ち第3のゲートG3は開放され
る。ランダムエラー検出手段5が、デジタル信号11,
12が読込まれた後すぐに2より小さいかまた2に等し
いウェイトを検出するならば、エラーはデジタル信号の
チェックビットにおいてのみ生じたのであって、それか
ら情報の訂正は必要ない。この場合ゲートG2は閉成さ
れかつ情報は変化されずに情報信号として読出される。
エラー検出手段5を用いたエラー検出検査が成功したと
き、所謂エラーパターンがシフトレジスタ3に記憶され
る。カウンタを用いて検出されるシフトの数に応じて、
2つの場合をランダムエラー訂正から区別することがで
きる。シフト数が0と18との間にあれば、フィードバ
ック経路はゲートG3を用いて阻止されかつシフトレジ
スタ内容は、シフトの数が18になるまで、クロック信
号のタイミングでシフトされる。次いで、第2ゲートG
2および第4ゲートG4が閉成されている間、第1の排
他的ORゲートE1を用いてエラー訂正が実施される。
シフト数が18を上回れば、第2ゲートG2が閉成さ
れ、即ち情報ビットはクロック信号のタイミングで送出
され、一方同時にシフトレジスタ3の内容が阻止された
フィードバック経路によってシフトされる。ウェイト、
即ち0とは異なる内容を有しているシフトレジスタのロ
ケーションS0,…,S17の数が2より小さいかまた
は2に等しくなると、第3のゲートG3はフィードバッ
ク経路を阻止し、ゲートG4は閉成されかつ情報はクロ
ック信号のタイミングで訂正される。シフト数が511
でありかつウェイト、即ち0とは異なる内容を有してい
るシフトレジスタのロケーション数が2より小さいかま
たは2に等しい条件が511のクロック周期で決して満
足できないとき、このデコーダによってはエラー訂正は
実施することができない。その場合、受信された信号1
はエラーを含んでいることが最も尤もらしい。
【0022】図示のデコーダにおいて少なくとも1つの
チェックパターンが制御手段8に記憶されており、その
パターンを、シフトレジスタ3の記憶内容S12,…,
S17によって決められるエラーパターンと比較するこ
とができる。この目的のためにエラーパターンは、接続
線14を介して制御手段8に供給される。目的は、膨大
な訂正を回避するためにデコーダの過負荷を検出するこ
とである。その場合訂正の前に、2進エラーパターンが
検出されるチェックが行われ、そうすれば膨大な訂正の
確率は低減される。
【0023】実施例においてBCH符号化されたデジタ
ル信号に対するデコーダについて説明したが、本発明は
その他の巡回符号化されたデジタル信号に対して使用す
ることもできる。
【図面の簡単な説明】
【図1】伝送装置の概略図である。
【図2】デコーダの回路略図である。
【符号の説明】
100 送信機、 101 受信機、 104 情報信
号、 105 冗長信号、 2 記憶ユニット、 3
シフトレジスタ、 4 バーストエラー検出手段、 5
ランダムエラー検出手段、 8 制御手段、 11
受信情報信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴォルフガング コッホ ドイツ連邦共和国 ヘロルツベルク ジン メルスベルガー ヴェーク 29アー

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 伝送すべき情報信号(104)を情報信
    号(104)と冗長信号(105)によって構成される
    デジタル信号(104,105)に符号化するためのエ
    ンコーダを含んでいる送信機(100)を備え、前記冗
    長信号(105)は伝送すべき情報信号(104)から
    巡回符号を用いて発生され、かつ受信された情報信号
    (11)を記憶するための記憶ユニット(2)と受信さ
    れたデジタル信号(11,12)を処理するためのフィ
    ードバックシフトレジスタ(3)を有しているエラー訂
    正手段とを有するデコーダを含んでいる受信機(10
    1)を備えた、伝送装置において、 前記デコーダの前記エラー訂正手段は、前記シフトレジ
    スタ(3)の前以て決めることができる記憶内容(S
    0,…,S11)からバーストエラーを表す第1のエラ
    ー情報信号(B)を発生するためのバーストエラー検出
    手段(4)と、前記シフトレジスタ(3)の記憶集合内
    容(S0,…,S17)からランダムエラーを表す第2
    のエラー情報信号(E)を発生するためのランダムエラ
    ー検出手段(5)とを有しており、かつ前記第1および
    第2のエラー情報信号(B,Eそれぞれ)を評価するた
    めの制御手段(8)が設けられており、かつ前記シフト
    レジスタ(3)の記憶内容(S0,…,S17)を前記
    記憶ユニット(2)の記憶内容に結合するための手段
    (E1)が設けられていることを特徴とする伝送装置。
  2. 【請求項2】 少なくとも1つのチェックエラーパター
    ンが、シフトレジスタ(3)の記憶内容(S12,…,
    S17)によって決められるエラーパターンと行われる
    べき比較のためにデコーダの制御手段(8)に記憶され
    ており、前記シフトレジスタ(3)の記憶内容(S0,
    …,S17)の、記憶ユニット(2)の記憶内容との結
    合操作(E1)は、前記チェックエラーパターンがエラ
    ーパターンと一致したときに中断される請求項1記載の
    伝送装置。
  3. 【請求項3】 第1のエラー情報信号(B)を導出する
    ために、シフトレジスタの記憶内容(S0,…,S1
    1)は、デジタル信号(11,12)が読込まれかつシ
    フトレジスタ(3)のそれぞれのシフトの後にデコーダ
    において確認される請求項1または2記載の伝送装置。
  4. 【請求項4】 デコーダは、シフトレジスタ(3)のシ
    フト数をカウントするためのカウンタを有している請求
    項1から3までのいずれか1項記載の伝送装置。
  5. 【請求項5】 情報信号(11)をシフトレジスタ
    (3)の出力信号(13)と結合するための第1の排他
    的ORゲート(E1)が設けられている請求項1から4
    までのいずれか1項記載の伝送装置。
  6. 【請求項6】 デコーダは、デジタル信号(11,1
    2)の読込みを阻止するための第1のゲート(G1)
    と、情報信号(11)の記憶ユニット(2)からの読込
    みを阻止するための第2のゲート(G2)と、シフトレ
    ジスタ(3)のフィードバックを阻止するための第3の
    ゲート(G3)と、前記シフトレジスタ(3)の記憶内
    容(S0,…,S17)の信号の供給を阻止するための
    第4のゲート(G4)と、前記シフトレジスタ(3)の
    記憶内容(S0,…,S17)を前記記憶ユニット
    (2)の記憶内容と結合する(E1)ための手段とを有
    している請求項1から5までのいずれか1項記載の伝送
    装置。
  7. 【請求項7】 デコーダにおいてデジタル信号(11,
    12)は、第2のゲート(G2)および第4のゲート
    (G4)が阻止されているとき記憶ユニット(2)およ
    びフィードバックシフトレジスタ(3)に並列に読込む
    ことができ、かつデジタル信号(11,12)がシフト
    レジスタ(3)に読込まれかつ該シフトレジスタ(3)
    のそれぞれのシフトの後に、該シフトレジスタの前以て
    決めることができる記憶内容(S0,…,S17)がバ
    ーストエラーに対してチェックされかつ記憶集合内容
    (S0…S17)がランダムエラーに対してチェックさ
    れ、かつバーストエラー検出手段(4)およびランダム
    エラー検出手段(5)が、前記シフトレジスタ(3)が
    シフトした位置の数に応答して制御手段(8)を作動制
    御して、第2のゲート(G2)および/または第3のゲ
    ート(G3)および/または第4のゲート(G4)が阻
    止および/または開放される請求項1から6までのいず
    れか1項記載の伝送装置。
  8. 【請求項8】 情報信号(104)および冗長信号(1
    05)によって構成されるデジタル信号(104,10
    5)に対するデコーダを備え、前記冗長信号(105)
    は前記情報信号(104)から巡回符号を用いて発生さ
    れ、前記情報信号(104)を記憶するための記憶ユニ
    ット(2)を有しており、かつ前記デジタル信号(10
    4,105)を処理するための任意のフィードバックシ
    フトレジスタ(3)を有するエラー訂正手段を備えた、
    受信機において、 前記エラー訂正手段は、前記シフトレジスタ(3)の前
    以て決めることができる記憶内容(S0,…,S17)
    からバーストエラーを表す第1のエラー情報信号(B)
    を発生するためのバーストエラー検出手段(4)を有し
    ておりかつ前記シフトレジスタ(3)の記憶集合内容
    (S0,…,S17)からランダムエラーを表す第2の
    エラー情報信号(E)を発生するためのランダムエラー
    検出手段(5)を含んでおり、かつ第1および第2のエ
    ラー情報信号(B,Eそれぞれ)を評価するための制御
    手段(8)および前記シフトレジスタ(3)の記憶内容
    (S0,…,S17)を前記記憶ユニット(2)の記憶
    内容に結合する(E1)ための手段が設けられているこ
    とを特徴とする受信機。
  9. 【請求項9】 情報信号(104)および冗長信号(1
    05)によって構成されているデジタル信号(104,
    105)に対して設けられており、前記冗長信号(10
    5)は前記情報信号(104)から巡回符号を用いて発
    生され、かつ前記情報信号(104)を記憶するための
    記憶ユニット(2)を有しておりかつ前記デジタル信号
    (104,105)を処理するための任意のフィードバ
    ックシフトレジスタ(3)を備えたエラー訂正手段を含
    んでいる、デコーダにおいて、 前記エラー訂正手段は、前記シフトレジスタ(3)の前
    以て決めることができる記憶内容(S0,…,S11)
    からバーストエラーを表す第1のエラー情報信号(B)
    を発生するためのバーストエラー検出手段(4)を有し
    ておりかつ前記シフトレジスタ(3)の記憶集合内容
    (S0,…,S17)からランダムエラーを表す第2の
    エラー情報信号(E)を発生するためのランダムエラー
    検出手段(5)を含んでおり、かつ前記第1および第2
    のエラー情報(B,Eそれぞれ)を評価するための制御
    手段(8)および前記シフトレジスタ(3)の記憶内容
    (S0,…,S17)を前記記憶ユニット(2)の記憶
    内容に結合する(E1)ための手段が設けられているこ
    とを特徴とするデコーダ。
  10. 【請求項10】 情報信号(11)および冗長信号(1
    2)によって構成されているデジタル信号(11,1
    2)に対するデコーダを備え、前記冗長信号(12)は
    前記情報信号(11)から巡回符号を用いて発生され、
    前記情報信号(11)を記憶するための記憶ユニット
    (2)を有しておりかつ前記デジタル信号(11,1
    2)を処理するための任意のフィードバックシフトレジ
    スタ(3)を備えたエラー訂正手段を含んでいる、ビデ
    オホーンにおいて、 前記エラー訂正手段は、前記シフトレジスタ(3)の前
    以て決めることができる記憶内容(S0,…,S11)
    からバーストエラーを表す第1のエラー情報信号(B)
    を発生するためのバーストエラー検出手段(4)を有し
    ており、かつ前記シフトレジスタ(3)の記憶集合内容
    (S0…,S17)からランダムエラーを表す第2のエ
    ラー情報信号(E)を発生するためのランダムエラー検
    出手段(5)を含んでおり、かつ前記第1および第2の
    エラー情報信号(B,Eそれぞれ)を評価するための制
    御手段(8)および前記シフトレジスタ(3)の記憶内
    容(S0,…,S17)を前記記憶ユニット(2)の記
    憶内容と結合する(E1)ための手段が設けられている
    ことを特徴とするビデオホーン。
JP4292377A 1991-11-02 1992-10-30 ランダムエラーおよびバーストエラー訂正が行われる伝送装置、受信機、デコーダおよびビデオホーン Pending JPH05284044A (ja)

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DE4136118.0 1991-11-02
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EP0541161A3 (en) 1993-09-22
EP0541161A2 (de) 1993-05-12
US5377208A (en) 1994-12-27

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