JPH04297164A - パケット受信機の誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ、音声、及び映
像信号のような情報を再送することなく、パケットの形
で通信回線上に送信するパケット交換システムに使用さ
れる誤り訂正方式に関するものである。

【０００２】

【従来の技術】従来、この種のパケット交換システムは
、パケットを送信側から受信側へ伝送するために使用さ
れている。この場合、データ、音声、及び映像信号のよ
うな情報信号の前に、パケットヘッダを付加してパケッ
トを形成して、非ハイデータリンクデータ制御（ＨＤＬ
Ｃ）手順にしたがって伝送を行っている。このパケット
ヘッダは目的の受信側を指定するのに使用されている。 このようなシステムでは、再送は行われないから、パケ
ットが必ず目的の受信側で受信されるようにしておく必
要がある。そうでなければ、情報信号が間違った受信側
に送信されることになり、好ましくない。このため、パ
ケットヘッダは情報信号に比べてより正確に伝送されな
ければならない。一般に、数ビット程度の短いデータ長
を有する情報信号については、ハミングコードの使用或
いはパリティビットの付加等が考慮されている。 このように、情報信号のデータ長が短い場合、ハミング
コード或いはパリティビットを使用することにより、単
一誤り或いは二重誤りの訂正が可能である。一方、パケ
ットヘッダは通常数十ビットにも及ぶ長いデータ長を有
しており、ハミングコード或いはパリティビットの使用
は好ましくない。更に、パケット交換システムは、雑音
の多い場所でしばしば使用されるため、誤り訂正の機会
が多い。このことを考慮すると、二重誤りの訂正だけで
なく、多重誤りの訂正もできることが望ましいものと考
えられる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来、
パケットヘッダの誤り訂正及び多重誤りの訂正について
は何等考慮されていないのが実情である。

【０００４】そこで、本発明の技術的課題は、パケット
交換システムに適用でき、且つ、各種の符号誤りを訂正
できる誤り訂正方式を提供することである。本発明の他
の技術的課題は２ビット以上の多重誤りを訂正できるパ
ケットヘッダを送信でき、これによって、誤った受信側
へパケットを送信することのないパケット送信装置を提
供することにある。本発明の更に他の技術的課題は、２
ビット以上の多重誤りを訂正することができ、且つ、小
規模な回路により実現できるパケット受信装置を提供す
ることである。

【０００５】

【課題を解決するための手段】本発明によれば、入力信
号と該入力信号に先行するパケットヘッダ情報信号を含
むパケットを送信するパケット送信装置と、該パケット
送信装置と組み合わされて使用され、前記パケットを受
信するパケット受信装置とを備えた誤り訂正方式におい
て、前記パケット送信装置は、前記パケットヘッダ情報
信号を受けると共に、リードソロモン符号生成のための
アルゴリズムに従って動作し、前記パケットヘッダ情報
信号のみに、当該パケットヘッダ情報信号の誤りを訂正
するための誤り訂正コードを冗長ビット信号として付加
して、パケットヘッダを形成するパケットヘッダ形成手
段を備え、前記パケットヘッダを前記入力信号の前に付
加して、前記パケットを形成するように構成されており
、前記パケット受信装置は、前記パケットヘッダを受信
して、前記リードソロモン符号に対して定められた所定
の式に基づいて複数のシンドロームを演算するシンドロ
ーム演算部と、前記複数のシンドロームにしたがって前
記パケットヘッダにおける誤りの有無を検出する誤り検
出手段と、前記誤り検出手段においてパケットヘッダの
誤りが検出された時に、予め定められたプログラムにし
たがって、前記誤り訂正コードに基づいて前記パケット
ヘッダのパケットヘッダ情報信号に発生した少なくとも
１つの誤りを訂正するための誤り訂正手段と、誤り訂正
されたパケットヘッダ情報信号を生成する手段とを有し
ている誤り訂正方式が得られる。

【０００６】

【作用】本発明では、パケット送信装置において、パケ
ットヘッダをリードソロモン符号により構成し、これに
よって、二重誤り以上の訂正を可能とし、他方、パケッ
ト受信装置において、パケットヘッダに発生するシンド
ロームの演算、誤りの有無の検出をハードウェア回路に
よって構成する一方、誤りの訂正をマイクロプログラム
によって動作する回路によって行なうように構成してお
き、これによって、小さな回路規模によりリードソロモ
ン符号の処理を可能としている。

【０００７】

【実施例】本発明の一実施例に係る誤り訂正方式を図面
を用いて説明する。図１及び図２には、本発明の一実施
例に係る誤り訂正方式に使用される送信装置及び受信装
置がそれぞれ示されており、且つ、ここでは、各装置が
超ＬＳＩで構成された場合を示している。このような誤
り訂正方式は、送信装置から、データ、音声及び映像信
号をパケット情報信号として送信すると共に、これらパ
ケット情報信号にパケットヘッダーに付加してパケット
を構成し、このパケットを通信回線を介して送信してい
る。パケットヘッダには、目的の受信装置に関する宛先
情報等がパケットヘッダ情報信号（以下、単にパケット
ヘッド信号と呼ぶ）として配置される。

【０００８】更に、具体的にいえば、送信装置では、パ
ケットヘッダ信号に、このパケットヘッダ信号の誤りを
訂正するための冗長ビット符号（誤り訂正符号）を付加
してパケットヘッダを構成して、送信する一方、受信装
置ではこのパケットヘッダを受け、パケットヘッダ信号
に誤りがある場合、誤り訂正符号を参照してパケットヘ
ッダ信号の誤りを訂正し、訂正されたパケットヘッダ信
号を出力信号として出力する。この場合、パケットヘッ
ダは、リードソロモン符号ＲＳ（１５、１１、５）、即
ち、全シンボル数（＝２４　−１）；１５、情報シンボ
ル数；１１、最小ハミング距離；５のリードソロモン符
号ＲＳを使用している。この様なリードソロモン符号は
最大１４次の次取を有する多項式を用いて発生すること
ができる。図１に示された送信側としてのパケット送信
装置は、リードソロモン符号により構成されたパケット
ヘッダを送信するためのものであり、入力データ線１０
１を介してパケットヘッダ信号が各シンボル毎に、即ち
、４ビット（１ハーフバイト）を１つの単位として、ａ
５、ａ６、ａ７、ａ８、ａ９、及びａ１０の順で入力さ
れる。パケットヘッダには、最大１５ハーフバイトのシ
ンボルを配置することができるが、この例におけるパケ
ットヘッダはａ０、ａ１、ａ２、ａ３、及びａ４の５ハ
ーフバイトは使用せず、ａ５、ａ６、ａ７、ａ８、ａ９
、及びａ１０の６個のハーフバイト（即ち、２４ビット
）のみがヘッド情報設定部に設定され、図示された送信
装置に供給される。この送信装置は、出力データライン
１０９、１１０、１１１、１１２に、４ハーフバイトの
誤り訂正符号（ｒ０、ｒ１、ｒ２、及びｒ３）が送出さ
れるように構成されている。図３には、送信装置からパ
ケットヘッダが示されており、図からも明らかなように
、パケットヘッダはａ５、ａ６、ａ７、ａ８、ａ９、及
びａ１０からなるパケットヘッダ信号と、ａ１０の後に
付加された１６ビットの誤り訂正符号ｒ０、ｒ１、ｒ２
、及びｒ３とによって構成されていることがわかる。 図１に示された送信装置は数１で示された代数的演算処
理を行うことによって、図３に示すような誤り訂正符号
を送信するために、特殊乗算器１０２、１０３、１０４
、排他的論理和回路１１１、１１２、１１３、及び１１
４を備えると共に、第１乃至第４のレジスタ１０６、１
０７、１０８、及び１０９を有している。ここで、特殊
乗算器１０２、１０３、１０４は各パケットヘッダ信号
のシンボルに対し、それぞれ異なる重みα６、α４、α
１２を乗算するための演算装置であり、第１乃至第４の
レジスタ１０５、１０６、１０７、１０８は、４ビット
のシンボルを一時的にラッチするためのものである。 図示された送信装置は数１に示された演算を行うことが
でき、結果として、出力データ線１０９、１１０、１１
１、及び１１２からは誤り訂正符号ｒ０、ｒ１、ｒ２、
及び、ｒ３を送信することができる。

【０００９】

【数１】

【００１０】一方、受信装置は、図４に示すように、送
信されたパケットヘッダａ５乃至ｒ３を受けて、復号化
処理し、受信パケットヘッダｂ５，ｂ６，ｂ７，ｂ８，
ｂ９，ｂ１０並びに冗長ビット（以下、受信誤り訂正符
号と呼ぶ）ｔ０、ｔ１、ｔ２、及びｔ３を得た後、これ
ら受信パケットヘッダｂ５，ｂ６，ｂ７，ｂ８，ｂ９，
ｂ１０を受信誤り訂正符号ｔ０、ｔ１、ｔ２、及びｔ３
を用いて、誤り訂正処理を行い、ｂ´５、ｂ´６、ｂ´
７、ｂ´８、ｂ´９、ｂ´１０の訂正されたパケットヘ
ッダを生成する。

【００１１】図２を参照して、本発明の一実施例に係る
誤り訂正方式に使用されるパケット受信装置を説明する
。受信パケットヘッダ信号ｂ５、ｂ６、ｂ７、ｂ８、ｂ
９、ｂ１０及び受信誤り訂正符号ｔ０、ｔ１、ｔ２、及
びｔ３は受信パケットヘッダとして、シンドローム演算
部２１に入力される一方、受信パケットヘッダ信号は４
ビットレジスタ群２６のレジスタｂ５、レジスタｂ６、
レジスタｂ７、レジスタｂ８、レジスタｂ９、レジスタ
ｂ１０に送られ、保持される。シンドローム演算部２１
はハードウェア回路によって構成され、数２に示された
アルゴリズムにしたがって、まず、ｄ０、ｄ１、ｄ２、
及びｄ３を代数的処理により求め、続いて、シンドロー
ムＳ０、Ｓ１、Ｓ２、Ｓ３を演算する。このような演算
回路を数２にしたがって、ハードウェア回路によって構
成することは当業者には容易であるので、ここでは、説
明を省略する。

【００１２】

【数２】

【００１３】シンドロームＳ０、Ｓ１、Ｓ２、Ｓ３は誤
り判定部２３に送出される。誤り判定部２３は、シンド
ロームＳ０、Ｓ１、Ｓ２、Ｓ３を受けると、受信パケッ
トヘッダ中に誤りが存在するか否かを判定し、誤りの存
在が判定されると、誤り検出信号ＥＤをプログラムカウ
ンタ２７及び処理サイクル生成部２８に送出する。ここ
で、誤り判定部２３もシンドローム演算部２１と同様に
、ハードウェア回路によって構成されている。結果とし
て、プログラムカウンタ２７はＲＯＭ２９に対しカウン
ト信号をアドレス信号として送出する。

【００１４】ＲＯＭ２９は一連の命令によって形成され
た誤り訂正プログラム（マイクロプログラム）を記憶し
ており、各命令は順次ＲＯＭ２９から読み出されて、第
１乃至第４のデコーダ３１乃至３４に送られる。第１乃
至第４のデコーダ３１乃至３４は、デコードされた信号
を誤り検出器２３によって起動された処理サイクル生成
部２８により制御されるタイミング制御部３６に供給す
る。この例では、第１のデコーダ３１は各命令のオーダ
部をデコードするのに使用され、他方、第２乃至第４の
デコーダ３２乃至３４は後述するＸ１、Ｘ２、Ｘ０によ
ってあらわされるオペランドをデコードするのに使用さ
れる。

【００１５】タイミング制御部３６はＡ、Ｂ、Ｃで示さ
れた第１乃至第３のゲート制御信号を生成すると共に、
ラッチ信号ＬＡをレジスタ群２６に、また、ジャンプア
ドレス信号ＪＰをプログラムカウンタ２７に、それぞれ
送出する。この場合、ジャンプアドレス信号ＪＰは、ジ
ャンプされるべきＲＯＭ２９のアドレスを指示している
。要素２７、２８、２９、３１乃至３４は、２１及び２
３とは異なり、プログラムによって制御されている。 また、処理サイクル生成部２８は、タイミング制御部３
６へ誤り訂正処理用の誤り訂正処理サイクル信号を出力
する。この構成では、リードソロモン符号を小規模な回
路で処理することができる。

【００１６】図示された例では、レジスタ群２６に、Ｉ
、Ｆ、Ｋ、Ｌ、Ｒ１、Ｒ２、Ｒ３レジスタが設けられて
おり、これらのレジスタはレジスタＳ０乃至Ｓ３及びｂ
５乃至ｂ１０と後述するような動作を行う。レジスタＩ
、Ｆ、Ｋ、Ｌ、Ｒ１、Ｒ２、Ｒ３、Ｓ０乃至Ｓ３、ｂ５
乃至ｂ１０はＡ及びＢによって示されたゲートを介して
第１及び第２のバス４１及び４２に表１に示すような形
式で接続されている。

【００１７】

【表１】

【００１８】例えば、第１乃至第４のシンドロームレジ
スタＳ０乃至Ｓ３はゲートを通して、Ａ及びＢバスの双
方に接続されている。また、第１及び第２のシンドロー
ムレジスタＳ０及びＳ１はＣバス４３には接続されてい
ないが、第３及び第４のシンドロームレジスタＳ２及び
Ｓ３はＣバス４３に接続されている。いずれにしても、
これらシンドロームレジスタＳ０乃至Ｓ３は第１乃至第
４のシンドロームを記憶するのに役立つ。第３及び第４
のシンドロームレジスタＳ２及びＳ３はワークレジスタ
として使用される。同様に、レジスタｂ５乃至ｂ１０は
Ａバス４１にＡ及びＣバス４１及び４３に接続されてい
るが、Ｂバス４２とは接続されていない。これらレジス
タｂ５乃至ｂ１０は受信パケットヘッダ又は訂正された
パケットヘッダを記憶するのに使用される。Ｉレジスタ
は誤り位置をあらわす誤り位置信号を記憶するためのレ
ジスタであり、他方、Ｆ　レジスタは特定のオーダ、例
えば、ＬＦ又はＬＦＲが送出されたとき、インデックス
レジスタとして動作する。更に、Ｋ及びＬレジスタは定
数を記憶するためのレジスタであり、Ｒ１乃至Ｒ３レジ
スタはワークレジスタとして動作する。

【００１９】更に図２を参照すると、図示された受信装
置は演算換算用メモリ（ＲＯＭ）４６、ＲＯＭアクセス
部４７、排他的論理和部４８、ロード部４９、及びコン
パレータ部５０とを備えている。これらは全てハードウ
ェアによって構成され、集合的に受信パケットヘッダを
処理する処理回路を構成している。図２に示すように、
ＲＯＭアクセス部４７及び排他的論理和部４８はＡ及び
Ｂバス４１及び４２に接続されており、且つ、Ｃゲート
Ｃ１及びＣ２を介してＣバス４３に接続されている。一
方、ロード部４９及びコンパレータ部５０はＡバス及び
Ｃバスに図示のように接続されている。訂正されたパケ
ットヘッダ信号ｂ５´乃至ｂ１０´はレジスタｂ５乃至
ｂ１０から誤りを訂正された形で出力される。

【００２０】上記したように、受信装置はシンドローム
演算部２１、誤り判定部２３のような論理演算部と、他
のマイクロプログラム制御部とに分けることができる。

【００２１】ここで、演算換算用ＲＯＭ４６は、誤り訂
正処理の演算換算用のマイクロプログラミングを記憶し
ている。ＲＯＭアクセス部４７は、４ビットレジスタ群
２６からレジスタ内容信号を受ける一方、演算換算用Ｒ
ＯＭ４６との間で、アドレスラインを介して誤り訂正処
理演算換算のマイクロプログラミングをアクセスし読み
出すことにより、誤り訂正処理演算換算用コードをＣ１
バスゲートに出力する。一方、Ｃ１バスゲートは、タイ
ミング制御部３６からゲート制御信号を受けた場合、誤
り訂正処理演算換算用コードをＣバス４３に出力する。 また、排他的論理和部４８は、４ビットレジスタ群２６
から出力データラインを介してそれぞれレジスタ内容信
号を受け、これらのレジスタ内容信号の排他的論理和の
演算処理を行って、排他的論理和演算結果信号をＣ２バ
スゲートを介してＣバス４３に出力する。ロード部４９
は、４ビットレジスタ群２６からＡバス４１を介してレ
ジスタ内容信号を受けると共に、タイミング制御部３６
からコード定数を受け、ロード信号をＣ３バスゲートを
介してＣバス５０に出力する。コンパレータ部５０は、
４ビットレジスタ群２６からＡバス４１を介してレジス
タ内容信号を受ける一方、タイミング制御部３６からコ
ード定数を受け、これらの信号を比較し比較結果信号を
Ｃ４バスゲートを介してＣバス４３に出力するために使
用される。この結果、４ビットレジスタ群２６の４ビッ
トレジスタＳ２、Ｓ３、ｂ５、ｂ６、ｂ７、ｂ８、ｂ９
、ｂ１０、Ｉ、Ｆ、Ｋ、Ｌ、Ｒ１、Ｒ２、Ｒ３は、Ｃバ
ス４３を介して、誤り訂正処理演算換算用コード、排他
的論理和演算結果信号、ロード信号、比較結果信号を受
け、後述する動作により誤り訂正処理を行う。

【００２２】表２には、ＲＯＭ２９に記憶されており、
且つ、誤りの位置の検出及び訂正用マイクロプログラム
に使用されるオーダ及びオペランドが列挙されている。

【００２３】

【表２】

【００２４】表２に示された１７のオーダはＲＯＭアク
セス部４７、演算換算ＲＯＭ４６、排他的論理和部４８
、ロード部４９、及びコンパレータ部５０に後述するよ
うに送出される。ここで、各オーダは意味の欄に示され
た動作を指示しており、且つ、Ｘ１、Ｘ２、Ｘ０はそれ
ぞれＡ、Ｂ、Ｃバス４１、４２、４３上の値をあらわし
ている。

【００２５】図５及び図２を参照して、誤り訂正動作を
説明する。このような誤り訂正動作は第１ステップ２０
１からＲＯＭ２９に記憶されているマイクロプログラム
にしたがって開始される。第２ステップ２０２では、シ
ンドロームＳ１の二乗と、Ｓ０とＳ２の積との排他的論
理和が排他的論理和部４８を用いて演算され、排他的論
理和の結果がコンパレータ部５０により０と比較される
。排他的論理和の結果が０と等しければ、単一誤りの発
生と判断して、単一誤りの訂正動作に移り、他方、０で
なければ、二重誤りの発生と判断して、その訂正動作に
移行する。

【００２６】単一誤りの訂正動作は第３ステップ２０３
に示すように、Ｓ１／Ｓ０で示される割り算の結果をＲ
１レジスタに入れることによって開始される。このとき
の割り算結果はベクトル表現であらわされており、第３
ステップ２０３では、Ｒ１レジスタの内容をベキ表現に
換算する。この換算はＲＯＭアクセス部４７及び演算換
算用ＲＯＭ４６を用いて行われる。更に、換算された値
を１４から減算して、誤り位置Ｕを求める。ここで、１
４はリードソロモン符号の生成の際に用いられた多項式
の次数をあらわしている。第４及び第５ステップでは、
誤り位置Ｕが５と１０の間にあるか否か、即ち、受信パ
ケットヘッダ信号の誤りか否かを求め、この間になけれ
ば処理を終了する。他方、誤り位置Ｕが５と１０の間に
ある場合には、Ｕの位置にあるシンボルとＳ０との排他
的論理和を演算し、訂正されたｂｉを求め、このｂｉに
より書き替えを行う。

【００２７】一方、二重誤り訂正の場合、Ｆ及びＩレジ
スタに０及び５がそれぞれ設定される。この場合、Ｆレ
ジスタの内容は誤りの数を示し、Ｉレジスタの内容は誤
りを検出されるべき位置をあらわしている。第７ステッ
プ２０７では、図５のブロック２０７内に示された演算
が行われ、その結果がＫレジスタに記憶される。この演
算はリードソロモン符号におけるアルゴリズムにしたが
って行われる。第８ステップ２０８では、アルファのベ
キＩがベクトル表現に換算され、Ｒ２レジスタに保持さ
れる。次に、Ｒ２の二乗と、ＫとＲ２との積、及びＬレ
ジスタの排他的論理和が演算され、その結果がＲ２レジ
スタに記憶される。第９ステップ２０９において、Ｒ２
レジスタの内容が０と比較され、０でなければ、即ち、
誤りがなければ、第１０ステップ２１０に移行する。第
１０ステップ２１０では、誤り検出位置Ｉが１０と比較
され、１０に等しくなければ、第１１ステップ２１１に
移り、Ｉの位置を１だけ加算した後、第８ステップ２０
８に戻り、同様な動作を繰り返す。第１０ステップ２１
０においてＩの値が１０に等しければ、第１２ステップ
２１２に移り、Ｆレジスタの内容が０か否かを判断する
。Ｆレジスタの内容が０であれば、誤り無しとして処理
を終了する。

【００２８】第９ステップ２０９において、Ｒ２レジス
タの内容が０であれば、第１３ステップ２１３において
Ｆレジスタの内容が１だけ加算され、続いて、第１４ス
テップ２１４でＩレジスタの内容が１４から減算され、
誤り位置がＲ（Ｆ）として記憶される。次に、Ｆレジス
タの内容が２に等しいか否かが第１５ステップ２１５で
判定され、２であれば第１６ステップ２１６に移り、１
であれば第１０ステップ２１０の動作が行われる。

【００２９】Ｆレジスタの内容が２に等しい場合、第１
６ステップ２１６で、誤り位置が検出された後、第１７
ステップ２１７に示されるような誤り訂正動作が行われ
、続いて、第１８ステップ２１８でＦレジスタの内容が
１に等しいか否かが検出される。１に等しければ、第１
９ステップ２１９に示すように、ｂｉの書き替えが行わ
れ、これによって、誤りが訂正される。また、第１８ス
テップ２１８において、Ｆレジスタの内容が１に等しく
なければ、第２０ステップ２２０に示されるように、Ｉ
レジスタの内容がＦレジスタに移された後、第１６ステ
ップ２１６の動作を行う。このようにして、この実施例
では二重誤りも訂正されることになる。

【００３０】本発明の一実施例に係る誤り訂正コードは
専用のアッセンブラコードで構成されている。

【００３１】

【発明の効果】以上説明したように、本発明の誤り訂正
可能な送受信方式によれば、２ビット以上の誤り訂正処
理を可能とし、受信側へのパケッヘッダに２ビット以上
の誤りが生じても、これを訂正することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る誤り訂正方式に使用さ
れるパケット送信装置のブロック図である。

【図２】本発明の一実施例に係る誤り訂正方式に使用さ
れるパケット受信装置のブロック図である。

【図３】図１のパケット送信装置から送信されるパケッ
トヘッダを示す図である。

【図４】図２のパケット受信装置で受信されるパケット
ヘッダを示す図である。

【図５】本発明の一実施例に係る誤り訂正方式のパケッ
ト受信装置における誤り訂正処理動作を説明するための
フローチャートである。

【符号の説明】

図１において、 １１１、１１２、１１３、１１４　　排他的論理和回路
１０１　　入力データライン １０２、１０３、１０４　　特殊乗算器１０６、１０７
、１０８、１０９　　４ビットレジスタ１１６、１１７
、ｌ１８、１１９２　　出力データライン図２において
、 ２１　　シンドローム演算部 ２３　　誤り判定部 ２７　　プログラムカウンタ ２８　　処理サイクル生成部 ２９　　ＲＯＭ ３１、３２、３３、３４　　デコーダ部３６　　タイミ
ング制御部 ２６　　４ビットレジスタ群 ４１　　Ａバス ４２　　Ｂバス ４３　　Ｃバス ４６　　演算換算用ＲＯＭ ４７　　ＲＯＭアクセス部 ４８　　排他的論理和部 ４９　　ロード部 ５０　　コンパレータ部

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　入力信号と該入力信号に先行するパケ
   ットヘッダ情報信号を含むパケットを送信するパケット
   送信装置において、前記パケットヘッダ情報信号を受け
   ると共に、リードソロモン符号生成のためのアルゴリズ
   ムに従って動作し、前記パケットヘッダ情報信号のみに
   、当該パケットヘッダ情報信号の誤りを訂正するための
   誤り訂正コードを冗長ビット信号として付加して、パケ
   ットヘッダを形成するパケットヘッダ形成手段を備え、
   前記パケットヘッダを前記入力信号の前に付加して、前
   記パケットを構成することを特徴とするパケット送信装
   置。
2. 【請求項２】　　請求項１記載のパケット送信装置と組
   み合わされて使用され、前記パケットを受信するパケッ
   ト受信装置において、前記パケットヘッダを受信して、
   前記リードソロモン符号に対して定められた所定の式に
   基づいて複数のシンドロームを演算するシンドローム演
   算部と、前記複数のシンドロームにしたがって前記パケ
   ットヘッダにおける誤りの有無を検出する誤り検出手段
   と、前記誤り検出手段においてパケットヘッダの誤りが
   検出された時に、予め定められたプログラムにしたがっ
   て、前記誤り訂正コードに基づいて前記パケットヘッダ
   のパケットヘッダ情報信号に発生した少なくとも１つの
   誤りを訂正するための誤り訂正手段と、誤り訂正された
   パケットヘッダ情報信号を生成する手段とを有すること
   を特徴とする誤り訂正可能なパケット受信装置。
3. 【請求項３】　　入力信号と該入力信号に先行するパケ
   ットヘッダ情報信号を含むパケットを送信するパケット
   送信装置と、該パケット送信装置と組み合わされて使用
   され、前記パケットを受信するパケット受信装置とを備
   えた誤り訂正方式において、前記パケット送信装置は、
   前記パケットヘッダ情報信号を受けると共に、リードソ
   ロモン符号生成のためのアルゴリズムに従って動作し、
   前記パケットヘッダ情報信号のみに、当該パケットヘッ
   ダ情報信号の誤りを訂正するための誤り訂正コードを冗
   長ビット信号として付加して、パケットヘッダを形成す
   るパケットヘッダ形成手段を備え、前記パケットヘッダ
   を前記入力信号の前に付加して、前記パケットを形成す
   るように構成されており、前記パケット受信装置は、前
   記パケットヘッダを受信して、前記リードソロモン符号
   に対して定められた所定の式に基づいて複数のシンドロ
   ームを演算するシンドローム演算部と、前記複数のシン
   ドロームにしたがって前記パケットヘッダにおける誤り
   の有無を検出する誤り検出手段と、前記誤り検出手段に
   おいてパケットヘッダの誤りが検出された時に、予め定
   められたプログラムにしたがって、前記誤り訂正コード
   に基づいて前記パケットヘッダのパケットヘッダ情報信
   号に発生した少なくとも１つの誤りを訂正するための誤
   り訂正手段と、誤り訂正されたパケットヘッダ情報信号
   を生成する手段とを有していることを特徴とする誤り訂
   正方式。