JPH07240739A - メッセージに対するフレーム検査シーケンスを生成し検査する方法及び装置 - Google Patents
メッセージに対するフレーム検査シーケンスを生成し検査する方法及び装置Info
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- JPH07240739A JPH07240739A JP5313117A JP31311793A JPH07240739A JP H07240739 A JPH07240739 A JP H07240739A JP 5313117 A JP5313117 A JP 5313117A JP 31311793 A JP31311793 A JP 31311793A JP H07240739 A JPH07240739 A JP H07240739A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0061—Error detection codes
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
Abstract
(57)【要約】
【目的】 一連のデータ・バイトより成るメッセージの
フレーム検査シーケンス(FCS)を計算し検査するた
めの方法及び装置を提供する。 【構成】 一端においてFCSを生成するために及び他
端においてメッセージを検査するために巡回冗長コード
(CRC)が使用される。その一連のデータ・バイトの
うちの新しい各バイトに対して、ガロア域のベクトルで
ある現在のFCSがガロア域のもう1つのベクトルであ
るα8によって乗算される。
フレーム検査シーケンス(FCS)を計算し検査するた
めの方法及び装置を提供する。 【構成】 一端においてFCSを生成するために及び他
端においてメッセージを検査するために巡回冗長コード
(CRC)が使用される。その一連のデータ・バイトの
うちの新しい各バイトに対して、ガロア域のベクトルで
ある現在のFCSがガロア域のもう1つのベクトルであ
るα8によって乗算される。
Description
【0001】
【産業上の利用分野】本発明は、通信ネットワークに関
するものであり、更に詳しくは、高速パケット交換ネッ
トワークにおけるデータ保全性を保証するための改良さ
れた方法に関するものである。
するものであり、更に詳しくは、高速パケット交換ネッ
トワークにおけるデータ保全性を保証するための改良さ
れた方法に関するものである。
【0002】
【従来の技術】ディジタル通信ネットワークでは、多数
のユーザからのデータが1つのネットワーク・ノードか
ら他のネットワーク・ノードに、そしてそれぞれの最終
的な宛先まで直列的に送信される。異種アーキテクチャ
を持ったサブネットワークのますます複雑な混合に向か
ってネットワークが展開するので、LANトラフィッ
ク、音声、映像、及びトラフィックをチャネル接続され
たホスト及びワークステーションの間で搬送し得る高速
度バックボーンに跨った分散計算アプリケーションをサ
ポートする将来的な必要性があることは明らかである。
おそらく、高速度ネットワーキングに対する基本的な挑
戦は、ネットワークにおける各ノード内の処理時間を最
小にすることである。
のユーザからのデータが1つのネットワーク・ノードか
ら他のネットワーク・ノードに、そしてそれぞれの最終
的な宛先まで直列的に送信される。異種アーキテクチャ
を持ったサブネットワークのますます複雑な混合に向か
ってネットワークが展開するので、LANトラフィッ
ク、音声、映像、及びトラフィックをチャネル接続され
たホスト及びワークステーションの間で搬送し得る高速
度バックボーンに跨った分散計算アプリケーションをサ
ポートする将来的な必要性があることは明らかである。
おそらく、高速度ネットワーキングに対する基本的な挑
戦は、ネットワークにおける各ノード内の処理時間を最
小にすることである。
【0003】パケット交換は、今や、分散計算環境にお
いて見られるバースト的な多重処理通信の便宜のために
一般的に使用されている。パケットは起点ユーザにより
生成されたデータ片であり、起点ユーザ及び宛先ユーザ
を識別する経路指定情報を含むヘッダーが先頭に付され
る。パケット交換器又はノードと呼ばれる小型コンピュ
ータが、1つのネットワークを形成するようにリンクさ
れる。これらノードのあるものはエンド・ノードと呼ば
れ、ネットワークへのユーザ・アクセスを与える。交換
ノードの各々におけるアダプタ回路は、通信リンク及び
ユーザ・アプリケーションへの送信又は分配のためのパ
ケット信号に適応する。各ノードは、各ヘッダーを調
べ、そのパケットをどこに送るのかを決定し、それをそ
の最終的な宛先に移送する。
いて見られるバースト的な多重処理通信の便宜のために
一般的に使用されている。パケットは起点ユーザにより
生成されたデータ片であり、起点ユーザ及び宛先ユーザ
を識別する経路指定情報を含むヘッダーが先頭に付され
る。パケット交換器又はノードと呼ばれる小型コンピュ
ータが、1つのネットワークを形成するようにリンクさ
れる。これらノードのあるものはエンド・ノードと呼ば
れ、ネットワークへのユーザ・アクセスを与える。交換
ノードの各々におけるアダプタ回路は、通信リンク及び
ユーザ・アプリケーションへの送信又は分配のためのパ
ケット信号に適応する。各ノードは、各ヘッダーを調
べ、そのパケットをどこに送るのかを決定し、それをそ
の最終的な宛先に移送する。
【0004】メッセージが通信リンクを介して送信及び
受信される時、多くの雑音源、例えば、チャネル間の妨
害、大気状態等のためにエラーが生じ得る。従って、受
信されたメッセージが送信されたメッセージと同じでな
い時に、それを検出するための方法が必要である。
受信される時、多くの雑音源、例えば、チャネル間の妨
害、大気状態等のためにエラーが生じ得る。従って、受
信されたメッセージが送信されたメッセージと同じでな
い時に、それを検出するための方法が必要である。
【0005】高速度ネットワークの各ノードにおける処
理時間を最小にするために、光ファイバのような新しい
線におけるずっとよいエラー率の結果として、今や、終
端間回復概念が使用されている。
理時間を最小にするために、光ファイバのような新しい
線におけるずっとよいエラー率の結果として、今や、終
端間回復概念が使用されている。
【0006】メッセージの保全性は、フレーム検査シー
ケンス(FCS)をメッセージの端部に加えてメッセー
ジ自身と共に移動させ、その結果、それを適切な送信に
関して遠隔端で検査可能にすることによって保証され
る。巡回冗長検査(CRC)が一端においてFCSを生
成するために使用され、他端においてその受信したメッ
セージ全体(データ及びFCS)を検査するために使用
される。これは、例えば、フレーム・リレーのケースで
ある。非同期転送モード(ATM)は、メッセージ全体
又は各セルのどちらかを保護するのみならず、経路指定
情報を持ったすべてのセル・ヘッダーも保護する。
ケンス(FCS)をメッセージの端部に加えてメッセー
ジ自身と共に移動させ、その結果、それを適切な送信に
関して遠隔端で検査可能にすることによって保証され
る。巡回冗長検査(CRC)が一端においてFCSを生
成するために使用され、他端においてその受信したメッ
セージ全体(データ及びFCS)を検査するために使用
される。これは、例えば、フレーム・リレーのケースで
ある。非同期転送モード(ATM)は、メッセージ全体
又は各セルのどちらかを保護するのみならず、経路指定
情報を持ったすべてのセル・ヘッダーも保護する。
【0007】FCSを計算し又はメッセージを検査する
ための標準的な回路は、ガロア域(GF)における1ビ
ットずつの乗算を実行する、即ち、GFを生成する多項
式をモデュロする線形フィードバック・シフト・レジス
タ(LFSR)である。メッセージの各ビットは、最上
位ビット(MSB)を先頭に、LSFRにおいてプッシ
ュされる。除算はフィードバックによって行われる。プ
ロセスの終了時に、FCS(その除算の剰余)がシフト
・レジスタ内にある。この方法及び回路タイプは、例え
ば、1972年発行のMIT-Press第2版のPeterson及びW
eldonによる「エラー訂正コード」という記事に記述さ
れている。単純ではあるが、この方法は明らかな欠点を
持っている。それは、メッセージは8Kバイトも長くな
り得るけれども各シフトでは1ビットしか処理されず、
従って、64Kのシフトが必要となるためである。32
ビットCRCが使用される場合、32位置のシフト・レ
ジスタが必要となる。CRCを計算することは、メッセ
ージにおけるビットの数と同じ数のクロック・パルスを
取る。それは実行時間の点から最早受容し得ないもので
ある。
ための標準的な回路は、ガロア域(GF)における1ビ
ットずつの乗算を実行する、即ち、GFを生成する多項
式をモデュロする線形フィードバック・シフト・レジス
タ(LFSR)である。メッセージの各ビットは、最上
位ビット(MSB)を先頭に、LSFRにおいてプッシ
ュされる。除算はフィードバックによって行われる。プ
ロセスの終了時に、FCS(その除算の剰余)がシフト
・レジスタ内にある。この方法及び回路タイプは、例え
ば、1972年発行のMIT-Press第2版のPeterson及びW
eldonによる「エラー訂正コード」という記事に記述さ
れている。単純ではあるが、この方法は明らかな欠点を
持っている。それは、メッセージは8Kバイトも長くな
り得るけれども各シフトでは1ビットしか処理されず、
従って、64Kのシフトが必要となるためである。32
ビットCRCが使用される場合、32位置のシフト・レ
ジスタが必要となる。CRCを計算することは、メッセ
ージにおけるビットの数と同じ数のクロック・パルスを
取る。それは実行時間の点から最早受容し得ないもので
ある。
【0008】CRCの計算を速くするために、計算がバ
イト単位で行われる他の方法が提案された。これらの方
法には、例えば、1987年発行のPresses Polytechni
quesRomandes誌におけるH.Nussbaumerによる「通信情報
1(Teleinformatique 1)」という記事、又は1983年
発行のIEEE Micro誌の第40乃至46ページにおけるA.
Perez他による「バイト・ワイズCRC計算」という記
事に記述された方法は、共に、8つのシフトがLFSR
において生じた後その結果を予測しなければならない。
それらはすべて、同じ標準的な16ビット多項式X16+
X12+X5+1 を使用し、そして、32ビット多項式よ
りはずっと簡単ではあるけれども、256x16のルッ
クアップ・テーブルの使用及び複雑なハードウエアの援
助を必要とする。
イト単位で行われる他の方法が提案された。これらの方
法には、例えば、1987年発行のPresses Polytechni
quesRomandes誌におけるH.Nussbaumerによる「通信情報
1(Teleinformatique 1)」という記事、又は1983年
発行のIEEE Micro誌の第40乃至46ページにおけるA.
Perez他による「バイト・ワイズCRC計算」という記
事に記述された方法は、共に、8つのシフトがLFSR
において生じた後その結果を予測しなければならない。
それらはすべて、同じ標準的な16ビット多項式X16+
X12+X5+1 を使用し、そして、32ビット多項式よ
りはずっと簡単ではあるけれども、256x16のルッ
クアップ・テーブルの使用及び複雑なハードウエアの援
助を必要とする。
【0009】
【発明が解決しようとする課題】従って、本発明の主た
る目的は、通信ネットワークにおけるデータ保全性を保
証するための、従来の方法よりも簡単且つ高速の方法を
提供することにある。
る目的は、通信ネットワークにおけるデータ保全性を保
証するための、従来の方法よりも簡単且つ高速の方法を
提供することにある。
【0010】本発明のもう1つの方法は、ガロア域の特
性を利用する方法を提供することにある。
性を利用する方法を提供することにある。
【0011】
【課題を解決するための手段】本発明によれば、上記目
的は、一連のデータ・バイトとして形成されたメッセー
ジに対するフレーム検査シーケンスFCS(上記メッセ
ージの末端に挿入される)を生成し且つ検査する方法を
提供することによって達成される。その方法は、上記F
CSを生成するために上記一連のデータ・バイトに関す
る計算演算を遂行することより成り、上記計算演算は次
のステップより成ることを特徴とする。
的は、一連のデータ・バイトとして形成されたメッセー
ジに対するフレーム検査シーケンスFCS(上記メッセ
ージの末端に挿入される)を生成し且つ検査する方法を
提供することによって達成される。その方法は、上記F
CSを生成するために上記一連のデータ・バイトに関す
る計算演算を遂行することより成り、上記計算演算は次
のステップより成ることを特徴とする。
【0012】(a)上記メッセージの上記データ・バイ
トのシーケンスを逐次に受信するステップ、(b)上記
データ・バイトのシーケンスの各バイトをレジスタ手段
に、該レジスタ手段が満杯となるまで押し込むステッ
プ、(c)各ステップにおいて処理された上記データ・
バイトのビットの数と一致するガロア域に属するベクト
ルによって上記レジスタ手段の内容を乗算するステッ
プ、(d)上記レジスタ手段の内容を更新するステッ
プ、(e)新しいデータ・バイトを上記レジスタ手段に
押し込むステップ、(f)すべてのデータ・バイトが上
記レジスタ手段に押し込まれてしまうまで上記ステップ
(c)、(d)、(e)を繰り返すステップ。
トのシーケンスを逐次に受信するステップ、(b)上記
データ・バイトのシーケンスの各バイトをレジスタ手段
に、該レジスタ手段が満杯となるまで押し込むステッ
プ、(c)各ステップにおいて処理された上記データ・
バイトのビットの数と一致するガロア域に属するベクト
ルによって上記レジスタ手段の内容を乗算するステッ
プ、(d)上記レジスタ手段の内容を更新するステッ
プ、(e)新しいデータ・バイトを上記レジスタ手段に
押し込むステップ、(f)すべてのデータ・バイトが上
記レジスタ手段に押し込まれてしまうまで上記ステップ
(c)、(d)、(e)を繰り返すステップ。
【0013】
【実施例】図1は、複数の交換ノード及びこれらノード
相互間の高速度通信リンクより成るパケット交換データ
・ネットワークを表わす。それらノードの各々は、1つ
又は複数の通信リンクを介して少なくとも1つの他のノ
ードにリンクされる。ネットワーク・ノード(NN1−
NN6)は接続されたエンド・ノード(EN1−EN1
0)と共に示される。交換ノードは、それら自身のエン
ド・ノードに対する又は他の交換ノードに対する通信サ
ービスを与えるデータ処理システムである。通信サービ
スは、他のものの中に、ノード間の通信経路の選択及び
設定、ディレクトリ・サービス、ネットワーク・トポロ
ジの維持を含む。これらサービスは、すべての交換ノー
ドに関連するコントロール・ポイント(CP)において
実施される。
相互間の高速度通信リンクより成るパケット交換データ
・ネットワークを表わす。それらノードの各々は、1つ
又は複数の通信リンクを介して少なくとも1つの他のノ
ードにリンクされる。ネットワーク・ノード(NN1−
NN6)は接続されたエンド・ノード(EN1−EN1
0)と共に示される。交換ノードは、それら自身のエン
ド・ノードに対する又は他の交換ノードに対する通信サ
ービスを与えるデータ処理システムである。通信サービ
スは、他のものの中に、ノード間の通信経路の選択及び
設定、ディレクトリ・サービス、ネットワーク・トポロ
ジの維持を含む。これらサービスは、すべての交換ノー
ドに関連するコントロール・ポイント(CP)において
実施される。
【0014】何れのデータ通信ネットワークにおいて
も、第1エンド・ユーザにおいて生じたデータは、多く
の多重ネットワーク・ノード及びリンクを含むデータ・
パスに沿って第2エンド・ユーザに転送される。多くの
タイプのシステムでは、そのパスにおける各ネットワー
ク・ノードで高価なエラー検出が行われる。回復不能な
エラーがノードにおいて検出された時、そのデータ単位
は放棄される。一方、パケット交換システムでは、限定
されたエラー検査だけが中間ノードにおいて行なわれ
る。大規模なエラー検査が宛先ノードだけで行われる。
も、第1エンド・ユーザにおいて生じたデータは、多く
の多重ネットワーク・ノード及びリンクを含むデータ・
パスに沿って第2エンド・ユーザに転送される。多くの
タイプのシステムでは、そのパスにおける各ネットワー
ク・ノードで高価なエラー検出が行われる。回復不能な
エラーがノードにおいて検出された時、そのデータ単位
は放棄される。一方、パケット交換システムでは、限定
されたエラー検査だけが中間ノードにおいて行なわれ
る。大規模なエラー検査が宛先ノードだけで行われる。
【0015】パケット交換ネットワークでは、起点ユー
ザ及び宛先ユーザを識別する経路指定情報を含むヘッダ
ーを前置されたデータ片である。各ノードは、各ヘッダ
ーを調べ、パケットをその宛先に近接して移動するよう
そのパケットをどこに送るべきかを決定する。
ザ及び宛先ユーザを識別する経路指定情報を含むヘッダ
ーを前置されたデータ片である。各ノードは、各ヘッダ
ーを調べ、パケットをその宛先に近接して移動するよう
そのパケットをどこに送るべきかを決定する。
【0016】前述のように、メッセージの保全性は、フ
レーム検査シーケンス(FCS)におけるメッセージの
末端における追加によって保証される。メッセージの末
端又は保護される必要のあるメッセージ部分に付加され
たFCSフィールドは、そのメッセージを構成するバイ
ナリ・シーケンスの生成多項式G(X)による除算の剰
余である。検査装置は同じ除算を行わなければならな
い。剰余は送信元において付加されているので、除算の
結果は0でなければならない。そうでない場合、メッセ
ージは破壊されている。考えられる送信のプロトコール
又はモード(ATM、フレーム・リレー、SDLC、F
DDI、イーサネット等)に依存して種々の多項式が使
用される。
レーム検査シーケンス(FCS)におけるメッセージの
末端における追加によって保証される。メッセージの末
端又は保護される必要のあるメッセージ部分に付加され
たFCSフィールドは、そのメッセージを構成するバイ
ナリ・シーケンスの生成多項式G(X)による除算の剰
余である。検査装置は同じ除算を行わなければならな
い。剰余は送信元において付加されているので、除算の
結果は0でなければならない。そうでない場合、メッセ
ージは破壊されている。考えられる送信のプロトコール
又はモード(ATM、フレーム・リレー、SDLC、F
DDI、イーサネット等)に依存して種々の多項式が使
用される。
【0017】本発明に従って計算されたCRCを得るた
めの方法を、例えば、FDDI及びATMによって使用
された32次の多項式でもって説明する。
めの方法を、例えば、FDDI及びATMによって使用
された32次の多項式でもって説明する。
【0018】
【数1】G(x)=X32+X26+X23+X22+X16+X12+X11+X10+X8+X7
+X5+X4+X2+X1 この多項式は、33ビットの2進ベクトルと見ることが
できる。その場合、1はG(x)におけるXの種々の累乗を
占める。G(x)の2進形式は B'100000100110000010001110110110111' になる。
+X5+X4+X2+X1 この多項式は、33ビットの2進ベクトルと見ることが
できる。その場合、1はG(x)におけるXの種々の累乗を
占める。G(x)の2進形式は B'100000100110000010001110110110111' になる。
【0019】巡回冗長コード(CRC)の原理は、演算
が上記のような2進表示におけるモデュロ2でビットご
とに行われるガロア域(GF)に基づく。加算はXOR
であり、乗算はAND論理演算子である。ベクトルに関
するすべての演算は、選択された多項式の累乗(この例
では、32)よりも幅広いベクトルを生じない。これ
は、ベクトルに関するすべての演算がモデュロG(x)で行
われる、即ち、1が32番目のビット位置の左に残らな
くなるまでG(x)によって除算されるためである。G(x)は
ガロア域を生成するために使用可能である。選択された
多項式は縮小できないため(縮小できない多項式のリス
トをPeterson及びWeldonによる前記刊行物で見ることが
できる)、αNとして表わされるそのフィールドにおけ
るエレメントの有限数は、232-1である。そのフィール
ドの48個のエレメントが表1に示される。
が上記のような2進表示におけるモデュロ2でビットご
とに行われるガロア域(GF)に基づく。加算はXOR
であり、乗算はAND論理演算子である。ベクトルに関
するすべての演算は、選択された多項式の累乗(この例
では、32)よりも幅広いベクトルを生じない。これ
は、ベクトルに関するすべての演算がモデュロG(x)で行
われる、即ち、1が32番目のビット位置の左に残らな
くなるまでG(x)によって除算されるためである。G(x)は
ガロア域を生成するために使用可能である。選択された
多項式は縮小できないため(縮小できない多項式のリス
トをPeterson及びWeldonによる前記刊行物で見ることが
できる)、αNとして表わされるそのフィールドにおけ
るエレメントの有限数は、232-1である。そのフィール
ドの48個のエレメントが表1に示される。
【0020】
【表1】 表1 αの累乗 3 2ヒ゛ット・ヘ゛クトル(左 がMSB) 4294967287 1.1.1..111.1..11111..11.1.1..11. 4294967288 .1.1.111.11..11.11.1....11111.11 4294967289 1.1.111.11..11.11.1....11111.11. 4294967290 .1.11..1.1.11.1..1.1111..1.11.11 4294967291 1.11..1.1.11.1..1.1111..1.11.11. 4294967292 .11....11.1.1....11..1..11.11.11 4294967293 11....11.1.1....11..1..11.11.11. 4294967294 1.....1..11.....1...111.11.11.11 (232-1)番目 0 ...............................1 1番目 1 ..............................1. 2 .............................1.. 3 ............................1... 4 ...........................1.... 5 ..........................1..... 6 .........................1...... 7 ........................1....... 8 .......................1........ α8 9 ......................1......... 10 .....................1.......... 11 ....................1........... 12 ...................1............ 13 ..................1............. 14 .................1.............. 15 ................1............... 16 ...............1................ 17 ..............1................. 18 .............1.................. 19 ............1................... 20 ...........1.................... 21 ..........1..................... 22 .........1...................... 23 ........1....................... 24 .......1........................ 25 ......1......................... 26 .....1.......................... 27 ....1........................... 28 ...1............................ 29 ..1............................. 30 .1.............................. 31 1............................... 32 .....1..11.....1...111.11.11.111 33 ....1..11.....1...111.11.11.111. 34 ...1..11.....1...111.11.11.111.. 35 ..1..11.....1...111.11.11.111... 36 .1..11.....1...111.11.11.111.... 37 1..11.....1...111.11.11.111..... 38 ..11.1..1....11..111.....111.111 39 .11.1..1....11..111.....111.111. ガロア域は次のものを保有する。即ち、α0、即ち、そ
のフィールドの第1ベクトルは乗算α0xαn=αnの識別
エレメント、乗算はそのフィールドの長さ(232-1又は42
94967295)の真モデュロ、 α5xα8=α13 α4294967287xα8=α0 そして、更に一般的には、 αixαj=αi+jモテ゛ュロ4294967295 である。
のフィールドの第1ベクトルは乗算α0xαn=αnの識別
エレメント、乗算はそのフィールドの長さ(232-1又は42
94967295)の真モデュロ、 α5xα8=α13 α4294967287xα8=α0 そして、更に一般的には、 αixαj=αi+jモテ゛ュロ4294967295 である。
【0021】完全なメッセージを形成するために複数バ
イトが付加される循環プロセスでは、既に累算されてい
るNバイトに対するFCSが計算可能であると仮定す
る。図2に示されたプロセスを参照すると、メッセージ
に更に8ビットを付加する必要がある場合、入ってくる
バイトに対する余地を残すために対応したシフトが生じ
なければならない。ガロア域のベクトルG(x)である現在
のFCSは、そのシフトを処理するためにα8を乗算さ
れなければならない。明らかに、乗算はGFにおいて乗
算するようにルールに従わなければならず、モデュロG
(x)で行われなければ成らない。ガロア域乗算器は後述
される。しかし、表1を見ると、エレメントα8は1つ
の「1」を持った単純なベクトルであることがわかる。
今や、入ってくるベクトルはG(x)よりも幅狭いベクトル
であることに注目しなければならない。従って、G(x)に
よる除算の剰余の計算は自明な演算である。それはベク
トルそのものであり、除算を行う必要はない。従って、
1つのバイトが付加された後に新しいFCSを計算する
ことは簡単である。
イトが付加される循環プロセスでは、既に累算されてい
るNバイトに対するFCSが計算可能であると仮定す
る。図2に示されたプロセスを参照すると、メッセージ
に更に8ビットを付加する必要がある場合、入ってくる
バイトに対する余地を残すために対応したシフトが生じ
なければならない。ガロア域のベクトルG(x)である現在
のFCSは、そのシフトを処理するためにα8を乗算さ
れなければならない。明らかに、乗算はGFにおいて乗
算するようにルールに従わなければならず、モデュロG
(x)で行われなければ成らない。ガロア域乗算器は後述
される。しかし、表1を見ると、エレメントα8は1つ
の「1」を持った単純なベクトルであることがわかる。
今や、入ってくるベクトルはG(x)よりも幅狭いベクトル
であることに注目しなければならない。従って、G(x)に
よる除算の剰余の計算は自明な演算である。それはベク
トルそのものであり、除算を行う必要はない。従って、
1つのバイトが付加された後に新しいFCSを計算する
ことは簡単である。
【0022】
【数2】FCS(N+1)=FCS(N)xα8+B(N+1) 但し、B(N+1)は入ってくるバイトである。
【0023】図3を参照すると、ガロア域乗算器が示さ
れる。α8によるガロア域乗算器は簡単な組合せのデバ
イスである。α8は9番目のビット位置に1を持った単
純なベクトルであるので、それ自身による乗算は被乗数
(現在のFCS)の右に8個のゼロを埋め込むことより
成る。今や、その埋め込みによって32番目のビット位
置の左に押し出された8個までの1はG(x)を加算(減
算)することによって無効にされなければならず、従っ
て、その結果は32ビットよりも大きくならないはずで
ある。これは、通常の数を除算する時、筆算によって行
われるプロセスと同じプロセスである。
れる。α8によるガロア域乗算器は簡単な組合せのデバ
イスである。α8は9番目のビット位置に1を持った単
純なベクトルであるので、それ自身による乗算は被乗数
(現在のFCS)の右に8個のゼロを埋め込むことより
成る。今や、その埋め込みによって32番目のビット位
置の左に押し出された8個までの1はG(x)を加算(減
算)することによって無効にされなければならず、従っ
て、その結果は32ビットよりも大きくならないはずで
ある。これは、通常の数を除算する時、筆算によって行
われるプロセスと同じプロセスである。
【0024】CRC計算を実施するために使用される多
項式G(x)は32次のものであるけれども、乗算は110
個の2入力演算子OE(及び入ってくるバイトを加算す
るための8個)しか必要とせず、計算結果は終了後に得
られる。XORの演算子の数は、選択された多項式にお
ける1の数に直接に依存する。
項式G(x)は32次のものであるけれども、乗算は110
個の2入力演算子OE(及び入ってくるバイトを加算す
るための8個)しか必要とせず、計算結果は終了後に得
られる。XORの演算子の数は、選択された多項式にお
ける1の数に直接に依存する。
【0025】標準的な方法で使用されるような他の多項
式は、一般には2つの1しか持たず、従って、必要なX
ORの数を大いにすくなくするが、ずっと多くの演算子
を必要とし、使用される層の数は計算結果を遅らせるで
あろう。
式は、一般には2つの1しか持たず、従って、必要なX
ORの数を大いにすくなくするが、ずっと多くの演算子
を必要とし、使用される層の数は計算結果を遅らせるで
あろう。
【0026】図3に示されたXORのマトリクスにおい
て、シフトされた現在のFCSに加えられるべき行0乃
至7は、位置0、6及び1、7におけるデータ・ビット
のXORが使用可能である列6及び7以外は溢れフィー
ルドにおいて消去するための1がある行である。これ
は、2つ以上の1がG(x)の最初の8ビットに現れるため
である。結局、CRCは多項式の次数だけデータの事前
乗算を行うので、最後のバイトを受け取った時、付加的
4サイクルが実行されなければならず、その間に、FC
Sの計算を終わらせるためのデータとして0が押し出さ
れる。これは、α32による、即ち、α8による4倍の付
加的乗算に対応する。
て、シフトされた現在のFCSに加えられるべき行0乃
至7は、位置0、6及び1、7におけるデータ・ビット
のXORが使用可能である列6及び7以外は溢れフィー
ルドにおいて消去するための1がある行である。これ
は、2つ以上の1がG(x)の最初の8ビットに現れるため
である。結局、CRCは多項式の次数だけデータの事前
乗算を行うので、最後のバイトを受け取った時、付加的
4サイクルが実行されなければならず、その間に、FC
Sの計算を終わらせるためのデータとして0が押し出さ
れる。これは、α32による、即ち、α8による4倍の付
加的乗算に対応する。
【0027】図4は、本発明の方法を実施するために使
用される回路の特定な実施例を示す。図3のα8による
乗算を行うXORのマトリクス及び32ビットFCSレ
ジスタ、並びに図2の新しいバイトを加えるために使用
されるXORが示される。ビット0、5、14、19、
25、及び31のロジックだけが示される。他のビット
に対するロジックも容易に得ることができる。
用される回路の特定な実施例を示す。図3のα8による
乗算を行うXORのマトリクス及び32ビットFCSレ
ジスタ、並びに図2の新しいバイトを加えるために使用
されるXORが示される。ビット0、5、14、19、
25、及び31のロジックだけが示される。他のビット
に対するロジックも容易に得ることができる。
【0028】CRCを計算するためのここに開示された
簡単なプロセスが、ガロア域を生成し得る任意の多項式
に採用可能であることは明らかである。各サイクルで処
理されるビットの数は、単一のベクトルである任意のG
Fの第1エレメントを使用して乗算を単純なものにする
ようそのビットの数が多項式の次数以下に留まる場合
(即ち、本発明の例では、α31まで)、8つの異なるも
のでよい。乗算器は各サイクルにおいてメッセージに付
加されたビットの数と同じ数の行を有し、マトリクスに
おけるXORの数は行の数及び多項式における1の数の
直接関数である。各ステップにおいて4バイトのCRC
実施するための32ビットの処理は、α32までの乗算器
を必要とするであろう。α32は1つよりも多くの1を持
ったフィールドの第1エレメントであるので、乗算器は
実用可能に実施するためにはもっと複雑なものになろ
う。一方、従来技術の他の方法は、ルックアップ・テー
ブルのサイズ(232個のエントリ)のような実用上の制
限を持つであろう。
簡単なプロセスが、ガロア域を生成し得る任意の多項式
に採用可能であることは明らかである。各サイクルで処
理されるビットの数は、単一のベクトルである任意のG
Fの第1エレメントを使用して乗算を単純なものにする
ようそのビットの数が多項式の次数以下に留まる場合
(即ち、本発明の例では、α31まで)、8つの異なるも
のでよい。乗算器は各サイクルにおいてメッセージに付
加されたビットの数と同じ数の行を有し、マトリクスに
おけるXORの数は行の数及び多項式における1の数の
直接関数である。各ステップにおいて4バイトのCRC
実施するための32ビットの処理は、α32までの乗算器
を必要とするであろう。α32は1つよりも多くの1を持
ったフィールドの第1エレメントであるので、乗算器は
実用可能に実施するためにはもっと複雑なものになろ
う。一方、従来技術の他の方法は、ルックアップ・テー
ブルのサイズ(232個のエントリ)のような実用上の制
限を持つであろう。
【0029】受信端におけるエラー検出を改良するため
に、種々の既存の標準がCRC計算に対する修正をもた
らした。ビット単位で計算される時、FCSを有するシ
フト・レジスタは生成又は検査開始前にすべて1にプリ
セットされると仮定する。そして、一旦、計算される
と、FCSは反転されて送られる。この要件を考慮する
ために、本発明によれば、すべてが1ではないパターン
にプリセットされなければならない。即ち、それは、 B'01000110101011110110010001001001' である。
に、種々の既存の標準がCRC計算に対する修正をもた
らした。ビット単位で計算される時、FCSを有するシ
フト・レジスタは生成又は検査開始前にすべて1にプリ
セットされると仮定する。そして、一旦、計算される
と、FCSは反転されて送られる。この要件を考慮する
ために、本発明によれば、すべてが1ではないパターン
にプリセットされなければならない。即ち、それは、 B'01000110101011110110010001001001' である。
【0030】このプリセット・パターンは、一旦α32に
よって乗算されるとすべて1のパターンを生じるGFエ
レメントである。これは、FCSを計算させるために本
発明の方法が必要とするいくつかの付加的サイクルのた
め、必要となる。
よって乗算されるとすべて1のパターンを生じるGFエ
レメントである。これは、FCSを計算させるために本
発明の方法が必要とするいくつかの付加的サイクルのた
め、必要となる。
【0031】遠隔端で検査される時、レジスタは同じG
Fエレメントでもってプリセットされなければならな
い。全メッセージ(データ及び反転したFCS)がGF
乗算器を通過(この時、付加的サイクルはない)した
後、エラーが生じなかった場合、そのレジスタはすべて
1のベクトルを持たなければならない。標準的な方法で
は、G(x)によるすべて1のパターンの除算の結果である
特別パターンに対して、その期待されたレジスタ内容が
検査される。
Fエレメントでもってプリセットされなければならな
い。全メッセージ(データ及び反転したFCS)がGF
乗算器を通過(この時、付加的サイクルはない)した
後、エラーが生じなかった場合、そのレジスタはすべて
1のベクトルを持たなければならない。標準的な方法で
は、G(x)によるすべて1のパターンの除算の結果である
特別パターンに対して、その期待されたレジスタ内容が
検査される。
【0032】図5は、本発明の方法のフローチャートで
ある。ステップ1において、前述のように、FCSレジ
スタはすべて1(16進数'FFFFFFFF')にプリセットさ
れる。本発明の好ましい実施例では、FCSレジスタ
は、16進数'46AF6449'にプリセットされる。この値
は、α32によって乗算される時、16進数'FFFFFFFF'を
与える。ステップ2において、データ・バイトに対する
CRC計算が可能にされるが、必要に応じて不能にする
こともできる。ステップ3において、FCSが計算さ
れ、FCSレジスタが更新される。ステップ4におい
て、そのセルがそのデータ・パケットの最後のセルであ
る場合、新しいFCSが計算され、FCSレジスタが更
新される。最後のステップでは、その結果の1に対する
補数が32ビットCRCとして最後のセルの末端に挿入
されそして送信される。
ある。ステップ1において、前述のように、FCSレジ
スタはすべて1(16進数'FFFFFFFF')にプリセットさ
れる。本発明の好ましい実施例では、FCSレジスタ
は、16進数'46AF6449'にプリセットされる。この値
は、α32によって乗算される時、16進数'FFFFFFFF'を
与える。ステップ2において、データ・バイトに対する
CRC計算が可能にされるが、必要に応じて不能にする
こともできる。ステップ3において、FCSが計算さ
れ、FCSレジスタが更新される。ステップ4におい
て、そのセルがそのデータ・パケットの最後のセルであ
る場合、新しいFCSが計算され、FCSレジスタが更
新される。最後のステップでは、その結果の1に対する
補数が32ビットCRCとして最後のセルの末端に挿入
されそして送信される。
【0033】上記のCRCを計算するためのプロセスは
ソフトウエアでも実施可能である。それは、全CRCに
関して単一のルックアップ・テーブル・コンサルテーシ
ョン及び単一のXOR演算を伴う非常に簡単なアルゴリ
ズムになる。これは図6に示される。遂行されるべきル
ープの数は、本発明の方法で使用される32ビットCR
Cに対しては、メッセージのバイト数プラス4である。
ソフトウエアでも実施可能である。それは、全CRCに
関して単一のルックアップ・テーブル・コンサルテーシ
ョン及び単一のXOR演算を伴う非常に簡単なアルゴリ
ズムになる。これは図6に示される。遂行されるべきル
ープの数は、本発明の方法で使用される32ビットCR
Cに対しては、メッセージのバイト数プラス4である。
【0034】
【発明の効果】本発明によれば、ガロア域の特性を利用
して通信ネットワークにおけるデータ保全性を保証する
ための、従来技術の方法よりも簡単且つ高速の方法が得
られる。
して通信ネットワークにおけるデータ保全性を保証する
ための、従来技術の方法よりも簡単且つ高速の方法が得
られる。
【図1】本発明を実施し得る通信ネットワークを表わす
ブロック図である。
ブロック図である。
【図2】新しいFCSを計算するために使用されるプロ
セスのブロック表示である。
セスのブロック表示である。
【図3】図3のガロア域乗算器の詳細図である。
【図4】図4に示されたガロア域乗算器のロジックのブ
ロック図である。
ロック図である。
【図5】本発明の方法の流れ図である。
【図6】ソフトウエアで実施された新しいCRCを計算
するために使用されるプロセスのブロック図である。
するために使用されるプロセスのブロック図である。
10 ガロア域乗算器 12 XOR 14 32ビット・レジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04Q 3/00
Claims (9)
- 【請求項1】一連のデータ・バイトとして形成されたメ
ッセージに対するフレーム検査シーケンスを生成し検査
する方法であって、該フレーム検査シーケンスを生成す
るために前記一連のデータ・バイトに関して計算演算を
遂行するステップより成り、該計算演算は、(a)前記
メッセージの前記一連のデータ・バイトを逐次に受信す
るステップと、(b)前記一連のデータ・バイトにおけ
る各バイトをレジスタ手段に、該レジスタ手段が満杯と
なるまで押し込むステップと、(c)各ステップにおい
て処理された前記データ・バイトのビットの数と一致す
るガロア域に属するベクトルによって前記レジスタ手段
の内容を乗算するステップと、(d)前記レジスタ手段
の内容を更新するステップと、(e)データの新しいバ
イトを前記レジスタ手段に押し込むステップと、(f)
すべてのデータ・バイトが前記レジスタ手段に押し込ま
れてしまうまで前記ステップ(c)、(d)、(e)を
繰り返すステップと、より成ることを特徴とする方法。 - 【請求項2】前記データ・バイトの各々は8ビットより
成り、前記ガロア域に属するベクトルはα8であること
を特徴とする請求項1に記載の方法。 - 【請求項3】前記ステップ(c)は前記レジスタ手段の
内容に8個のゼロを埋め込むステップより成ることを特
徴とする請求項2に記載の方法。 - 【請求項4】前記埋め込むステップによって前記レジス
タ手段から押し出されたビットを無効にするステップよ
り成ることを特徴とする請求項3に記載の方法。 - 【請求項5】初期設定時に前記レジスタ手段の内容がす
べて1にプリセットされることを特徴とする請求項1乃
至請求項4に記載の方法。 - 【請求項6】一旦計算されたフレーム検査シーケンスは
反転されて送られることを特徴とする請求項5に記載の
方法。 - 【請求項7】一連のデータ・バイトとして形成されたメ
ッセージ及び該メッセージの末端に挿入されたフレーム
検査シーケンスに対してフレーム検査シーケンスを生成
し、検査するの装置であって、 現在のFCSを記憶するためのレジスタ手段と、 前記レジスタ手段の内容をガロア域のベクトルによって
乗算するためのガロア域乗算手段と、 前記ガロア域乗算手段の結果を前記レジスタ手段にロー
ドするためのゲート手段と、 より成る装置。 - 【請求項8】前記ゲート手段は、前記一連のデータ・バ
イトのうちの新しいバイトを前記レジスタ手段に押し込
むための手段より成ることを特徴とする請求項7に記載
の装置。 - 【請求項9】前記ガロア域乗算手段はXOR演算子のマ
トリクスであることを特徴とする請求項8に記載の装
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP93480018.6 | 1993-03-03 | ||
EP93480018A EP0614294A1 (en) | 1993-03-03 | 1993-03-03 | Method for generating a frame check sequence |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07240739A true JPH07240739A (ja) | 1995-09-12 |
Family
ID=8214822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5313117A Pending JPH07240739A (ja) | 1993-03-03 | 1993-12-14 | メッセージに対するフレーム検査シーケンスを生成し検査する方法及び装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5539756A (ja) |
EP (1) | EP0614294A1 (ja) |
JP (1) | JPH07240739A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH09186612A (ja) * | 1995-12-20 | 1997-07-15 | Internatl Business Mach Corp <Ibm> | セグメント化メッセージのフレーム検査シーケンスを高速に検査する方法及び装置 |
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DE69731932T2 (de) * | 1996-10-29 | 2006-02-16 | International Business Machines Corp. | Verfahren und Vorrichtung für zweistufige CRC-32-Berechnung |
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GB9803117D0 (en) * | 1998-02-13 | 1998-04-08 | Sgs Thomson Microelectronics | Cyclic redundancy check in a computer system |
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GB2360177B (en) * | 2000-03-07 | 2003-08-06 | 3Com Corp | Fast frame error checker for multiple byte digital data frames |
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KR100605813B1 (ko) * | 2003-02-28 | 2006-08-01 | 삼성전자주식회사 | 초 광대역 통신시스템에서 헤더정보 전송장치 및 방법 |
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- 1993-03-03 EP EP93480018A patent/EP0614294A1/en not_active Withdrawn
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-
1994
- 1994-03-03 US US08/205,677 patent/US5539756A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
EP0614294A1 (en) | 1994-09-07 |
US5539756A (en) | 1996-07-23 |
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