JPH03219725A - 誤り検査コード生成装置および伝送誤り検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に伝送誤り検出装置に関し、特に、誤
り検査コードが含まれた受信信号に応答して伝送誤りを
検出する伝送誤り検出装置に関すデータ伝送においてデ
ータの誤り制御は欠かせないものとなっている。すなわ
ち、データ伝送系の様々な部分においてデータ誤りが発
生する可能性があるので、誤りを検出し、そして、訂正
する技術が要求される。この技術の１つとして、サイク
リック・リダンダンシ・チエツク（以下ＣＲＣという）
コード方式が知られる。ＣＲＣコード方式を適用すると
、データの受信側において受信されたデータの誤りを検
出することができる。さらには、成る条件の下で誤りを
含むデータを自己訂正することができる。以下にＣＲＣ
コード方式について簡単に説明する。

なお、以下の説明では、たとえば次の式（１）により表
わされたデータＤを式（２）により表わされたデータＤ
　（Ｘ）により表わすものとする。

Ｄ−０１１１０１０１０・・・（１） Ｄ　（Ｘ）−Ｘ’　＋Ｘ６＋Ｘ’　＋Ｘ”　＋Ｘ’・・
・（２） すなわち、一般にデータｐ　（ｘ）を次のように表わす
ことができる。

１ まず、ＣＲＣコードを得るためのモジュロ２（以下ｍｏ
ｄ２という）による演算について説明する。たとえば、
送信されるべきデータＤ　（Ｘ）が式（２）で表わされ
たものとし、また、次の式（４）で表わされた生成多項
式Ｃ（Ｘ）を適用するものとする。

Ｇ　（Ｘ）−１０１０１ −ｘ’　＋Ｘ２　＋Ｘ’　　　　−（４）４ビツトのＣ
ＲＣコードを生成するためには、データＤ　（Ｘ）にＸ
４を掛算し、その積が生成多項式Ｇ　（Ｘ）により割算
される。この割算の様子は第１７Ａ図に示される。

第１７Ａ図に示されるように、この割算にょって得られ
る余り、すなわちｒｌ　１１１ＪがＣＲＣコードである
。このＣＲＣコードＣＲＣ（Ｘ）は次式のように示され
る。

ＣＲＣ（Ｘ）−Ｘ”　＋Ｘ２　＋Ｘ’　＋Ｘ０・・・（
５）データの送信において、データＤ　（Ｘ）の後にコ
ードＣＲＣ（Ｘ）が付加された送信データＴＸ（Ｘ）が
伝送路上に与えられる。すなわち、送信データＴＸ　（
Ｘ）は次式により表わされる。

ＴＸ　（Ｘ）−０１１１０１０１０１１１１−（Ｘ’　
＋Ｘ６＋Ｘ’　＋Ｘ３＋Ｘ’　）・Ｘ４＋Ｘ３＋Ｘ２＋
Ｘ１＋Ｘ０ −Ｄ　（Ｘ）　　・ｘ’　＋ＣＲＣ（Ｘ）・・・（６） 伝送路に与えられた送信データは受信装置により受信さ
れる。受信されたデータＲＸ　（Ｘ）は、伝送誤りを含
んでいるかもしれないので、次の式（７）により表わさ
れる。

ＲＸ　（Ｘ）−Ｄ’　　（Ｘ）　　・Ｘ’　＋ＣＲＣ’
　　（Ｘ）・・・　（７） ここで、データＤ’　　（Ｘ）は式（６）におけるデー
タＤ　（Ｘ）に対応しており、ＣＲＣ’　　（Ｘ）はＣ
ＲＣ（Ｘ）に対応している。

受信装置における伝送誤り検出は次のように行なわれる
。すなわち、データＤ’　　（Ｘ）を第１７Ａ図に示し
たデータＤ　（Ｘ）の代わりに適用することにより、Ｃ
ＲＣコードＣＲＣ’　　（Ｘ）を得る。

受信されたＣ　ＲＣ’　　（Ｘ）とこの演算により得ら
れたＣＲＣ’　　（Ｘ）とが一致するときは伝送誤りが
存在しないことが判断される。もし、不一致が検出され
たときは伝送誤りが生じたことが検出される。

一般に、任意のデータ長さを有するデータＤ（Ｘ）にｎ
ビットのＣＲＣ：Ｉ−ドＣＲＣ（Ｘ）を付加して送信す
る場合における送信データＴＸ（Ｘ）は次式により表わ
される。

ＴＸ　（Ｘ）−Ｄ　（Ｘ）・Ｘ″’　十ＣＲＣ（Ｘ）・
・・（８） 上記のＣＲＣコードを利用した伝送誤り検出に加えて、
国際電信電話諮問委員会（以下ＣＣＩＴＴという）によ
る勧告に基づいた誤り検出コードとしてフレーム・チエ
ツク・シーケンス（以下ＦＣ８という）が知られる。こ
のＦＣＳは、Ｉ＼イレベルデータリンクコントロール（
以下ＨＤＬＣという）信号のための誤り検出コードの１
つとして、ＣＣＩＴＴにより次のように規定される。

すなわち、ＦＣＳＣＳコード５（Ｘ）は次式により得ら
れる。

ＦＣＳ　　（Ｘ）−ＣＲＣＩ　　（Ｘ）＋ＣＲＣ２（Ｘ
）・・・（９） ここで、ＣＲＣＩ　（Ｘ）は、ｍビットの送信されべき
データＤ　（Ｘ）に＞（＋６を乗じた後、その積を次式
で示す生成多項式Ｇ　（Ｘ）で割算することにより、そ
の剰余として得られる（１６ビツト）Ｇ　（Ｘ）−Ｘ”
　＋Ｘ”　＋Ｘ５＋Ｘ’・・・　（１０） ＣＲＣ２（Ｘ）は、ｘＭ　　（ｘ”　＋ｘ”　＋・・・
＋ｘ２＋ｘ’　＋ｘ’　）を生成多項式Ｇ　（Ｘ）によ
り割算することにより、その剰余（１６ビツト）として
得られる。

式（９）により得られたＦＣＳコードは、ＣＲＣコード
の場合と同様に、送信されるべきデータＤ　（Ｘ）に付
加されて、送信データＴＸ　（Ｘ）として伝送路上に与
えられる。

受信装置は送信装置からの送信データを受信データＲＸ
　（Ｘ）として受信する。受信装置におい、伝送誤りを
検出するために、前述のＣＲＣコードを用いた場合と類
似の処理が行なわれる。

ここで受信データＲＸ　（Ｘ）が次式により表わされる
ものとする。

ＲＸ　（Ｘ）−Ｄ’　　（Ｘ）・ｘ”　十ＦＣ３’　　
（Ｘ）・・・（１１） まず、データＤ’　　（Ｘ）にＸ１６を乗じ、その積を
生成多項式Ｇ　（Ｘ）により割算することによりＣＲＣ
１’を得る。次に、連続した１６ビツトの「１」にＸ”
（ｍ’はデータＤ’　　（Ｘ）の桁数）を乗じ、その積
を生成多項式〇　（Ｘ）により割算することによりＣＲ
Ｃ２’を得る。ＣＲＣ１′およびＣＲＣ２’を式（９）
に適用することにより、ＦＣ８″　（Ｘ）が得られる。

受信されたＦＣＳ’　　（Ｘ）と演算により得られたＦ
Ｃ８’　　ＣＸ）とを比較することにより、伝送誤りを
検出することができる。すなわち、２つのコードが一致
するときは伝送誤りが存在しないことが判断され、−致
しないときは伝送誤りの存在が検出される。

第１７Ｂ図は、ＨＤＬＣ信号の送受信を説明するための
概念図である。第１７Ａ図を参照して、ＨＤＬＣ送信装
置９０と受信装置９４とが伝送路９１および９３を介し
て接続される。伝送路９１と９３との間にＣＣＩＴＴに
より勧告されたレイヤ１　（９２）が示される。送信装
置９０から伝送路９１に与えられたＨＤＬＣ信号は、レ
イヤ１（９２）を介して伝送路９３に伝送される。

第１７Ｃ図は、ＨＤＬＣ信号のフレームフォーマットを
説明するフォーマット図である。第１７Ｂ図を参照して
、Ｆｌはオープニングフラグ（１バイト）を示す。ＡＦ
はアドレスフィールド（２バイト）を示す。ＣＦは制御
フィールド（１または２バイト）を示す。ＩＦは情報（
データ）フィールド（最大２６０バイト）を示す。ＦＣ
ＳはＦＣ８用フレーム（２バイト）を示す。Ｆ２はクロ
ージングフラグ（１バイト）を示す。オープニングフラ
グＦ１およびクロージングフラグＦ２はいずれもｒｏ　
１１１１１０Ｊに予め定められている。

ＨＤＬＣ信号が送信されるとき、前述のＦｅ２（Ｘ）は
アドレスフィールドＡＦ、制御フィールドＣＦおよび情
報フィールドＩＦから構成されるデータをＤ　（Ｘ）と
して前述のＦｅ２のための生成方法に従って生成される
。フィールドＡＦ、ＣＦ、ＩＦおよびＦｅ２はオープニ
ングフラグＦ１およびクロージングフラグＦ２に挾まれ
た状態で送信される。

第１７Ｂ図に示したＨＤＬＣ送信装置９０は、ＨＤＬＣ
信号を送信するときに、フラグＦ１およびＦ２中のデー
タとその他のデータとを区別するためにフィールドＡＦ
、ＣＦ、ＩＦおよびＦＣ３中の連続した５つの「１」の
直後に「０」を挿入する。一方、ＨＤＬＣ受信装置９４
は、連続した５つの１の後に挿入された「０」を削除す
る。ＨＤＬＣ送信装置９０は、送信されるべきデータを
有しないとき、伝送路９１に連続した１または連続した
フラグパターンを与える。これはタイムフィルと呼ばれ
る。

ＣＲＣコードやＦＣＳコードを生成するために前述のよ
うに割算を行なう必要があるので、割算回路が適用され
る。また、伝送誤りを検出するために割算回路が受信装
置中に設けられる。

第１８Ａ図は、従来の割算回路の一例を示す回路図であ
る。第１８Ａ図を参照して、この割算回路は、連続した
５段の（５段にわたってカスケードされた）シフトレジ
スタ１ないし５と、連続した７段のシフトレジスタ６な
いし１２と、連続した４段のシフトレジスタ１３ないし
１６と、連続したシフトレジスタ群の間に挿入されたＥ
ＸＯＲゲート９５および９６と、入力データＤＩおよび
出力データＤｏを受けるように接続されたＥＸＯＲゲー
ト９７とを含む。

第１８Ｂ図は、第１８Ａ図に示した割算回路の動作を説
明するためのタイミング図である。また、第１８Ｃ図は
、この演算回路における演算を実行するための演算図で
ある。次に、この割算回路の動作について説明する。

第１８Ａ図に示した割算回路は、式（１０）に示した生
成多項式Ｇ　（Ｘ）により入力データＤＩを割算（ｍ　
ｏ　ｄ　２）する。以下の説明では入力データとして次
式により表わされたデータＤＩが入力される場合につい
て説明する。

Ｄ　Ｉ　−１０１００１００００１１０１０００１００
１１０１・・・（１２）動作おいて、時刻ｔｏにおいて
すべてのシフトレジスタエないし１６がリセットされる
。したがって、第１．８Ａ図に示したノードＮ１ないし
Ｎ１７がデータ「０」を示す。時刻ｔ１から時刻ｔ２４
までにデータＤＩが順次入力され、各ノードＮ１ないし
Ｎ１６におけるデータの変化および出力データＤｏが第
１８Ｂ図に示される。

第１８Ｂ図および第１８Ｃ図を比較すると、連続した１
６ビツトの「０」がデータＤＯとして出力された後に、
割算により商が出力データＤＯとして出力されることが
わかる。また、第１８Ｃ図に示した各段における剰余が
、第１８Ｂ図に示した時刻ｔ１７．ｔ１９．ｔ２１．ｔ
２２およびｔ２３でのシフトレジスタの値と一致してい
る。データＤＩを生成多項式Ｇ　（Ｘ）により割算した
ときの剰余は、時刻ｔ２４におけるシフトレジスタの出
力値として得られる。したがって、第１８Ａ図に示した
割算回路は第１８Ｃ図に示した演算過程を忠実に実行す
ることが理解される。

第１９Ａ図は、従来の割算回路の別の例を示す回路図で
ある。第１９Ａ図を参照して、第１８Ａ図に示した割算
回路と比較して異なる点は、ＥＸＯＲゲート９７の代わ
りにＥＸＯＲゲート９８が接続されていることである。

第１９Ｂ図は、第１９Ａ図に示した割算回路の動作を説
明するためのタイミング図である。また、第１９Ｃ図は
、この割算回路による演算を実行するための演算図であ
る。次に、この割算回路の動作について説明する。

前述の場合と同様に、時刻ｔｏにおいて、シフトレジス
タエないし１６がリセットされる。時刻ｔ１からｔ２４
まで入力データＤＩが入力される。

第１９Ｂ図および第１９Ｃ図を比較すると、出力データ
Ｄｏから割算により得られた商が出力される。第１９Ｃ
図に示した各段の剰余は第１９Ｂ図に示したシフトレジ
スタの値と一致していないが、入力データＤＩがすべて
入力された時刻ｔ２４においてのみレジスタの値と剰余
とが一致している。すなわち、時刻ｔ２４においてＣＲ
Ｃコードが得られることがわかる。

第１８Ａ図を使用してＣＲＣコードを得る場合では、入
力データＤＩに続いて連続した１６ビツトの「０」を入
力する必要がある。しかしながら、第１９Ａ図に示した
割算回路を使用する場合では、すべての入力データＤＩ
が入力された時点（ｔ２４）においてＣＲＣコードが得
られるので、１６クロツク周期だけより早＜　ＣＲＣコ
ードが生成できる。したがって、第１９Ａ図に示した割
算回路はＣＲＣコードを生成するのに一般的に使用され
ている。

［発明が解決しようとする課題］ 従来の誤り検査コード生成装置および伝送誤り検出回路
では、第１９Ａ図に示したような割算回路が適用されて
いるので、半導体チップ上のレイアウトが不規則なもの
となっている。すなわち、シフトレジスタ群の間にＥＸ
ＯＲゲート９５および９６が挿入されているので、レイ
アウト上の連続性が失われる。これに加えて、特定の生
成多項式〇　（Ｘ）に基づいた誤り検出回路のみしか知
られていなかった。

この発明は、上記のような課題を解決するためになされ
たもので、半導体基板上に規則的な回路レイアウトを有
する誤り検査コード生成装置および伝送誤り検出装置を
形成することを目的とする。

［課題を解決するための手段］ 請求項（１）の発明に係る誤り検査コード生成装置は、
予め定められたｎ段（ｎは整数）のシフトレジスタ手段
と、ｎ段のシフトレジスタ手段の各々に所定の初期値を
設定するための初期値設定手段と、第ｎ番目のシフトレ
ジスタ手段の出力信号と予め定められた第１番目（ｉ＜
ｎ、ｉは整数）のシフトレジスタ手段の出力信号との一
致を検出する第１の一致検出手段と、第１の一致検出手
段の出力信号と予め定められた第ｊ番目（ｊ＜ｉ。

ｊは整数）のシフトレジスタ手段の出力信号との一致を
検出する第２の一致検出手段と、第２の一致検出手段の
出力信号と送信されるべきデータとの一致を検出する第
３の一致検出手段とを含む。

第１番目のシフトレジスタ手段は第３の一致検出手段か
らの出力信号を受けるように接続される。

さらに、この誤り検査コード生成装置は、第１番目のシ
フトレジスタ手段の入力信号と第２の一致検出手段の出
力信号との一致を検出する第４の一致検出手段を含む。

請求項（２）の発明に係る伝送誤り検出装置は、送信さ
れるべきデータに所定の生成多項式に基づいた演算によ
り得られた誤り検査コードが加えられた送信信号を受信
する受信手段と、予め定められたｎ段（ｎは整数）のシ
フトレジスタ手段と、ｎ段のシフトレジスタ手段に所定
の初期値を設定する初期値設定手段と、第ｎ番目のシフ
トレジスタ手段の出力信号と予め定められた第１番目（
ｉ＜ｎ、ｉは整数）のシフトレジスタ手段の出力信号と
の一致を検出する第１の一致検出手段と、第１の一致検
出手段の出力信号と予め定められた第ｊ番目（ｊ＜ｉ、
ｊは整数）のシフトレジスタ手段の出力信号との一致を
検出する第２の一致検出手段と、第２の一致検出手段の
出力信号と受信手段によって受信された受信信号との一
致を検出する第３の一致検出手段とを含む。第１番目の
シフトレジスタ手段は第３の一致検出手段からの出力信
号を受けるように接続される。さらに、この伝送誤り検
出装置は、各々のｎ段のシフトレジスタ手段に入力され
る入力信号の一致を検出する第４の一致検出手段を含む
。

［作用］ 請求項（１）および（２）の発明における誤り検査コー
ド生成装置および伝送誤り検出装置では、初期値設定手
段が所定の初期値をｎ段のシフトレジスタ手段の各々に
予め設定する。ｎ段のシフトレジスタ、第１、第２およ
び第３の一致検出手段により所定の生成多項式に基づい
た演算回路が構成される。連続したｎ段のシフトレジス
タ手段の間には何らの回路要素が接続されないので、こ
の誤り検査コード生成装置および伝送誤り検出装置は半
導体基板上で規則的な回路レイアウトを構成する。

［発明の実施例コ 第２図は、ＨＤＬＣ送信器として適用可能な送信装置の
一例を示すブロック図である。第２図を参照して、この
送信装置は、ＦＣＳエンコーダ２００と、１６ビツトカ
ウンタ２０１と、カウンタ制御器２０２と、フレームＦ
ＩＦＯメモリ２０３と、連続した５つの「１」を検出す
るための検出器２０４と、ＦＩＦＯ制御器２０５と、フ
ラグ発生器２０６とを含む。この送信装置では、ＦＣＳ
コードの生成が行なわれ、生成されたＦＣＳコードが送
信されるべきデータに付加される。これに加えて、「１
」がデータとして連続的に含まれる場合の「０」を挿入
するための機能や、オープニングフラグおよびクロージ
ングフラグを付加するための機能がこの送信装置中に設
けられる。

動作において、２相のノンオーバラップクロック信号φ
、およびφ２が外部的にこの送信装置に常に与えられる
。まず、リセット信号ＲＳが与えられ、送信装置がリセ
ットされる。次に、セットｉ号ｓＴがＦＣＳエンコーダ
２００に与えられ、ＦＣＳエンコーダ２００中の１６ビ
ツトのシフトレジスタ（図示せず）に予め定められた初
期値がセットされる。

次に、モード信号ＭＤがＦＣＳエンコーダ２００に与え
られ、ＨＤＬＣ信号としてのアドレスフィールド、制御
フィールドおよび情報フィールドを構成する入力データ
ＤＩがＦＣＳエンコーダ２００に与えられる。ＦＣＳエ
ンコーダ２００は、クロック信号φ１およびφ２に応答
して動作し、処理されたデータ、すなわち、ＦＣＳコー
ドが付加されたデータをフレームＦＩＦＯメモリ２０３
および検出器２０４に与える。

入力データＤＩの最後のビットが入力された直後に、モ
ード信号ＭＤが立下がる。カウンタ制御器２０２は信号
ＭＤの立下がりに応答して１６ビツトカウンタ２０１の
駆動を開始させる。したがって、ＦＣＳエンコーダ２０
０は、信号ＭＤが立下がった直後から、１６ビツトのＦ
ＣＳコードを出力する。カウンタ２０１のカウント値が
１６に達したとき、カウンタ２０１はカウントアツプ信
号ＣＵをカウンタ制御器２０２およびＦＩＦＯ制御器２
０５に与える。カウンタ制御器２０２は、この信号ＣＵ
に応答して１６ビツトカウンタ２０１をリセットし、か
つ、その動作を停止させる。

検出器２０４は、ＦＣＳエンコーダ２００の出力信号に
含まれる連続した５つの「１」の存在を検出し、検出信
号をＦＩＦＯ制御器２０５に与える。ＦＩＦＯ制御器２
０５は、フレームＦＩＦＯメモリ２０３中にストアされ
ている連続した５つの「１」の直後に「０」を挿入させ
る。したがって、フレームＦＩＦＯメモリ２０３から０
挿入処理がなされたアドレスフィールド、制御フィール
ド、情報フィールドおよびＦＣＳフィールドのデータが
出力される。フレームＦＩＦＯメモリ２０３から出力デ
ータはフラグ発生器２０６によりオープニングフラグお
よびクロージングフラグが付加された後出力データＤｏ
として出力される。

第３図は、ＨＤＬＣ受信器として適用可能な受信装置の
一例を示すブロック図である。第３図を参照して、この
受信装置は、データ検出器３０１と、フラグ検出器３０
２と、タイムフィル検出器３０３と、８ビツトのシフト
レジスタ３０４と、ＦＣＳデコーダ３００と、クロック
制御器３０５と、０削除器３０６と、ＦＩＦＯ制御器３
０７と、フレームＦＩＦＯメモリ３０８とを含む。この
受信装置は、オープニングフラグおよびクロージングフ
ラグの検出機能および削除機能と、タイムフィルの検出
機能と、送信装置によって挿入された「０」を削除する
ための０削除機能と、伝送誤り検出機能とを有する。

動作において、２相のノンオーバラップクロツタ信号φ
１およびφ２がこの受信装置に常に外部的に与えられる
。まず、リセット信号Ｒ３はこの受信装置に与えられ、
この受信装置に含まれる各回路がリセットされる。受信
信号から得られたデ−夕ＤＩが入力データとして８ビツ
トシフトレジスタ３０４に与えられる。シフトレジスタ
３０４中にストアされているデータはフラグ検出器３０
２およびタイムフィル検出器３０３により常に監視され
ている。フラグ検出器３０２は入力データＤＩに含まれ
るフラグを検出し、検出信号をデータ検出器３０１に与
える。タイムフィル検出器３０３も、入力データＤＩに
含まれるタイムフィルを検出し、検出信号をデータ検出
器３０１に与える。データ検出器３０１は、フラグ検出
器３０２によりフラグが検出されたとき、そのフラグに
続く８ビツトのデータがフラグでなく、かつ、タイムフ
ィルでない場合に、そのフラグに続くデータを必要なデ
ータと判断する。その判断信号ＤＳがＦＣＳデコーダ３
００およびクロック制御器３０５に与えられる。

クロック制御器３０５は、クロック信号φ１およびφ２
を受けるように接続される。このタロツク制御器３０５
は、フラグまたは０挿入されたｒＯＪが検出されたとき
のみクロック信号φ１およびφ２を出力する。Ｏ削除器
３０６は、連続したアドレスフィールド、制御フィール
ド、情報フィールドおよびＦＣＳフィールドに含まれる
連続した５つのｒｌＪを削除し、削除されたデータをＦ
ＣＳデーダ３００およびフレームＦＩＦＯメモリ３０８
に与える。

ＦＣＳデコーダ３００は、「０」が削除されたデータを
受け、伝送路において生じた伝送誤りの有無を検出し、
検出信号ＥＲをＦＩＦＯ制御器３０７に与える。ＦＩＦ
Ｏ制御器３０７は、フレームＦＩＦＯメモリ３０８を制
御するためクロック信号およびコントロール信号をＦＩ
ＦＯメモリ３０８に与える。フレームＦＩＦＯメモリ３
０８は、０削除器３０６を介してアドレスフィールド、
制御フィールドおよび情報フィールドが含まれたデータ
を受け、出力データＤｏを出力する。

第１Ａ図は、この発明の一実施例を示し、かつ、第２図
に示したＦＣＳエンコーダ２００を示す回路図である。

第１Ａ図を参照して、このＦＣＳエンコーダは、１６段
にカスケードされたシフトレジスタエないし１６と、制
御信号のためのゲート回路４０と、ＥＸＯＲゲート２０
ないし２４と、ＮＡＮＤゲート２５と、インバータ２６
とを含む。

ゲート回路４０は、ＮＡＮＤゲート４１および４２と、
インバータ４３ないし４５とを含む。ゲート回路４０は
、セット信号ＳＴと、クロック信号φ１とを受けるよう
に接続される。各シフトレジスタ１ないし１６は、クロ
ック信号φ２を受けるように接続される。ＥＸＯＲゲー
ト２１およびＮＡＮＤゲート２５はそれぞれモード信号
ＭＤを受けるように接続される。ＥＸＯＲゲート２２の
一方入力にアドレスフィード、制御フィールドおよび情
報フィールドが含まれた入力データＤＩが与えられる。

ＥＸＯＲゲート２０を介してＦＣＳフィールドのデータ
（ＦＣＳコード）が出力される。

第１Ｂ図は、第１Ａ図に示されたＦＣＳエンコーダの動
作を説明するためのタイミング図である。

第１Ａ図および第１Ｂ図を参照して、次に動作について
説明する。

まず、ゲート回路４０に高レベルのセット信号ＳＴが与
えられ、各シフトレジスタ１ないし１６中には次の式（
１３）に示された初期値がセットされる。

シフトレジスタ１ないし１６−１１１１１１０００００
１１０００１１・・・（１３） なお、このときモード信号ＭＤは低レベルである。シフ
トレジスタエないし１６中に初期値が設定された後、モ
ード信号ＭＤが立上がる。これと同時に、ＨＤＬＣ信号
を構成するアドレスフィールド、制御フィールドおよび
情報フィールドからなる入力データＤＩがＥＸＯＲゲー
ト２２に与えられる。入力データＤＩは２相のクロック
信号φｌおよびφ２に同期してこの送信装置に入力され
る。モード信号ＭＤが立下がるまでは入力されたデータ
ＤＩが順次出力データＤＸとして出力される。

入力データの最後のビットが入力された後モード信号Ｍ
Ｄが立下がる。信号ＭＤが立下がった後は、任意の１６
ビツトのデータが入力データＤＩとして入力される。ｆ
モ意のデータが与えられている１６ビツト分の期間にお
いて、１６ビツトのＦＣＳコード１ないし１６が出力デ
ータＤＸとしてＥＸＯＲゲート２０から出力される。

第４Ａ図は、この発明の別の実施例を示すＣＲＣエンコ
ーダを示す回路図である。このＣＲＣエンコーダは、第
２図に示したＦＣＳエンコーダ２００の代わりに適用す
ることによって、ＣＲＣコードを付加することが可能な
送信装置が得られる。

第４Ａ図を参照して、このＣＲＣエンコーダは、第１Ａ
図に示したＦＣＳＣＳエン−ダからＥＸＯＲゲート２１
が除かれ、かつ、各シフトレジスタエないし１６に初期
値を与えるためのすべての配線が接地に接続されている
。

第４Ｂ図は、第４Ａ図に示したＣＲＣエンコーダの動作
を説明するためのタイミング図である。

第４Ａ図および第４Ｂ図を参照して、次に動作について
説明する。

まず、高レベルのセット信号ＳＴが与えられ、すべての
シフトレジスタ１ないし１６中に「０」が初期値として
入力される。このとき、モード信号ＭＤは低レベルであ
る。次に、モード信号ＭＤが立上がり、入力データＤＩ
がＥＸＯＲゲート２２に与えられる。この後の動作は、
ＦＣＳＣＳコード３１ないしＲＣ５１６の代わりにＣＲ
ＣコードＣＲＣ１ないしＣＲＣ１６がデータビットの後
に付加されることを除いてＦＣＳエンコーダの場合と同
様であり、したがって説明が省略される。

第５図は、第１Ａ図に示したＦＣＳエンコーダおよび第
４Ａ図に示したＣＲＣエンコーダ中に適用されるシフト
レジスタの一例を示す回路図である。第５図を参照して
、このシフトレジスタは、各々が２つのインバータによ
って構成されたフリップフロップ１０１および１０２と
、３つのトランスミッションゲート１０３ないし１０５
とを含む。このシフトレジスタに入力される入力信号Ｓ
１ないしＳ５および出力信号Ｓ６は、ＦＣＳエンコーダ
およびＣＲＣエンコーダに用いられた場合の対応を明確
にするために、その参照記号が第１Ａ図および第４Ａ図
中に示されている。なお、第５図に示したシフトレジス
タは、後に説明するＦＣＳデコーダおよびＣＲＣデコー
ダにも適用される。

第１Ｃ図は、この発明の一実施例を示すＦＣＳデコーダ
の回路図である。このＦＣＳデコーダは、第３図に示し
たＨＤＬＣ受信装置中のＦＣＳデコーダ３００として適
用される。第１Ｃ図を参照して、このＦＣＳデコーダは
、１６段にカスケードされたシフトレジスタエないし１
６と、制御信号のためのゲート回路４０と、３つのＥＸ
ＯＲゲート１７ないし１９と、インバータ３１ないし３
５と、各シフトレジスタ１ないし１６の入力信号に応答
して伝送誤りを検出するための検出回路５０を含む。検
出回路５０は、シフトレジスタ１ないし１６の入力信号
を並列に受けるように接続されたＮＡＮＤゲート５１と
、ＮＡＮＤゲート５２と、インバータ５３とを含む。各
シフトレジスタ１ないし１６として、第５図に示された
シフトレジスタが適用される。

第１Ｄ図は、第１Ｃ図に示したＦＣＳデコーダの動作を
説明するためのタイミング図である。第１Ｃ図および第
１Ｄ図を参照して、次に動作について説明する。

まず、高レベルのセット信号ＳＴが与えられ、各シフト
レジスタ１ない１６中に前述の式（１３）によって表わ
された初期値が入力される。このとき、伝送誤り検出を
命令するためのイネーブル信号ＥＮは低レベルである。

したがって、検出結果を示すエラー信号ＥＲも低レベル
である。初期値がシフトレジスタ１ないし１６中にスト
アされた後、２相のノンオーバラップクロック信号φ１
およびφ２に応答して受信信号に含まれるアドレスフィ
ード、制御フィールド、情報フィールドおよびＦＣＳフ
ィールドからなる入力データＤＸがＥＸＯＲゲート１７
に入力される。したがって、入力データＤＸにはデータ
ビットに加えてＦＣＳＣＳコード３ＬないしＦＣ３１６
が付加されている。

ＦＣＳコードの最後のビット、すなわち、ＦＣ８１６が
入力データＤＸとして入力された直後にイネーブル信号
ＥＮが立上げられる。信号ＥＮの立上がりに応答して検
出回路５０は検出結果を示すエラー信号ＥＲを出力する
。伝送誤りが検出されたときは高レベルの信号ＥＲが出
力され、伝送誤りが検出されないときは低レベルの信号
ＥＲが出力される。なぜならば、伝送誤りが存在しない
場合には、ＦＣＳｌ６が入力された直後のシフトレジス
タ１ないし１６中のデータが次の式（１４）に示された
値と等しいからである。

シフトレジスタエないし１８−１１１１１０１１１００
００１１１１１（１４） 第６Ａ図は、この発明の別の実施例を示すＣＲＣデコー
ダの回路図である。このＣＲＣデコーダを第３図に示し
たＦＣＳデコーダ３００の代オ〕りに適用することによ
り、ＣＲＣコードが付加された受信データから伝送誤り
を検出することができる。第６Ａ図を参照して、このＣ
ＲＣデコーダは、第１Ａ図に示したＦＣＳデコーダから
インバータ３１ないし３５が除かれ、かつ、シフトレジ
スタ１ないし１６に初期値を設定するためのすべての配
線が接地に接続されている。これに加えて、第１Ａ図に
示したＮＡＮＤゲート５１の代わりにＮＯＲゲート５４
およびインバータ５５が接続されている。

第６Ｂ図は、第６Ａ図に示したＣＲＣデコーダの動作を
説明するためのタイミング図である。第６Ａ図および第
６Ｂ図を参照して、次に動作について説明する。

まず、高レベルのセット信号ＳＴが与えられ、すべての
シフトレジスタ１ないし１６中に「０」が初期値として
ストアされる。このときイネーブル信号ＥＮは低レベル
である。次に、セット信号ＳＴが立下げられ、受信信号
に含まれたデータが入力データＤＸとしてＥＸＯＲゲー
ト１７に与えられる。この後の動作は、第１Ｃ図に示し
たＦＣＳデコーダの場合と同様であるので説明が省略さ
れる。但し、この場合はＣＲＣコードＣＲＣ１ないしＣ
ＲＣ１６がＦＣＳｌないしＲＣ３１６の代わりにデータ
ビットの後に付加されている。

次に、第７八図ないし第９図を参照して、第１Ａ図に示
したＦＣＳエンコーダおよび第４Ａ図に示したＣＲＣエ
ンコーダにおいて用いられている割算回路および乗算回
路について説明する。

第７Ａ図は、割算回路を示す回路図である。第７Ａ図を
参照して、この割算回路は、１６段のシフトレジスタ１
ないし１６と、ＥＸＯＲゲート１７ないし１９とを含む
。

第７Ｂ図は、第７Ａ図に示した割算回路の動作を説明す
るためのタイミング図である。第７Ａ図および第７Ｂ図
を参照して、この割算回路の動作について説明する。な
お、以下の説明では、入力データＤＩとして前述の式（
１２）により表わされたデータが与えられるものとする
。

まず、第７Ａ図に示したシフトレジスタエないし１６中
に「０」が与えられ、すべてのシフトレジスタエないし
１６がリセットされる。次に、時刻ｔ１からｔ２４まで
入力データＤＩがＥＸＯＲゲート１７に与えられる。時
刻ｔｏないしｔ２４における期間の各シフトレジスタ１
ないし１６の出力ノードの変化が第７Ｂ図に示される。

第１９Ｃ図に示した演算図と第７Ｂ図に示したタイミン
グ図とを比較すると、出力データＤＯとして入力データ
ＤＩにＸ１６を乗じその積を生成多項式〇　（Ｘ）によ
り割算したときの商が出力されていることがわかる。第
７Ａ図に示した割算回路から理解されるように、各シフ
トレジスタ１ないし１６によるシフト動作によってはス
トアされたビットは反転されない。したがって、シフト
レジスタ１ないし１６によりＤＩ・Ｘ１６をＧ　（Ｘ）
により割算したときの商がシフトされることになる。

第８Ａ図は、乗算回路を示す回路図である。第８Ａ図を
参照して、この乗算回路は、１６段のシフトレジスタ１
ないし１６と、ＥＸＯＲゲート５４ないし５６とを含む
。

第８Ｂ図は、第８Ａ図に示した乗算回路の動作を説明す
るためのタイミング図である。第８Ａ図および第８Ｂ図
を参照して、この乗算回路の動作について説明する。

この乗算回路の入力データＤＩとして第７Ａ図に示した
割算回路により得られた商Ｑ　（Ｘ）が入力されるもの
とする。すなわち、Ｑ　（Ｘ）は次の式（１５）により
表わされる。

Ｑ　（Ｘ）　−１０１０１１１０１１００１１０１１１
１００１００・・・（１５）まず、すべてのシフトレジ
スタ１ないし１６中に予め「０」がストアされる（時刻
ｔｌ）。次に、時刻ｔ１からｔ２４までの期間において
式（１５）により表わされたデータＱ　（Ｘ）が入力デ
ータＤＩとして与えられる。時刻ｔ１ないしｔ２４まで
の期間における各シフトレジスタ１ないし１６の出力ノ
ードＮ１ないしＮ１６におけるデータの変化が第８Ｂ図
に示される。

第８Ｂ図に示した出力データＤｏは、式（１２）により
表わされた入力データＤＩと一致していることがわかる
。これに加えて、第７Ｂ図および第８Ｂ図を比較すると
、第８Ａ図に示したシフトレジスタ１ないし１６の各タ
イミングにおける値が第７Ａ図に示したシフトレジスタ
１ないし１６の対応するタイミングにおける値と完全に
一致している。したがって、第７Ａ図に示した割算回路
と第８Ａ図に示した乗算回路とを組合わせことにより第
９Ａ図に示したＣＲＣエンコーダが得られる。

第９Ａ図を参照して、このＣＲＣエンコーダは、１６段
のシフトレジスタ１ないし１６と、ＥＸＯＲゲート１７
ないし１９と、ＮＡＮＤゲート５２と、インバータ５３
と、ＥＸＯＲゲート５４ないし５６とを含む。

動作において、最初に、すべてのシフトレジスタエない
し１６中に「０」がストアされる。次に、高レベルのモ
ード信号ＭＤがＮＡＮＤゲート５２に与えられる。入力
データＤＩをＥＸＯＲゲート１７に与えることにより、
同時にＤＩ−Ｘ１６をＧ　（Ｘ）により割算したときの
商Ｑ　（Ｘ）がノードＮＯにおいて得られる。商Ｑ　（
Ｘ）はシフトレジスタ１に順次入力され、第７Ｂ図に示
したように与えられた商Ｑ　（Ｘ）がシフトレジスタ１
６に向かってシフトされる。このことは、乗算回路中に
商Ｑ　（Ｘ）を入力することに相当する。したがって、
Ｑ　（Ｘ）の最後のビットがシフトレジスタ１に入力し
終わるまで入力デされたデータが出力データＤＯとして
出力される。

商Ｑ　（Ｘ）の最後のビットが入力されたときモード信
号ＭＤが立下がられる。すなわち、信号ＭＤの立下がり
の後ノードＮＯが常に「０」に保持される。その結果、
１６個の「０」が順次シフトレジスタ１に与えられるこ
とになり、出力データＤｏとして１６ビツトのＣＲＣコ
ードが出力される。

第９Ａ図に示したＣＲＣエンコーダでは、ノードＮＯ，
Ｎ４．ＮｉｌおよびＮ１６における各データのｍｏｄ２
による加算により出力データＤ。

が得られる。したがって、第９Ａ図に示したＣＲＣエン
コーダの回路構成を簡単化することにより、第４Ａ図に
示したＣＲＣエンコーダを得ることができる。

次に、第４Ａ図に示したＣＲＣエンコーダを数式を用い
て解析する。このＣＲＣエンコーダは式（１０）により
表わされた生成多項式〇　（Ｘ）に従って構成される。

データＤ　（Ｘ）にＸＩ６を乗じた積をＧ　（Ｘ）によ
り割算すると、商Ｑ　（Ｘ）および余りＣＲＣ（Ｘ）が
得られる。したがって、次の式によって表わされた関係
が成り立つ。

Ｄ　　（Ｘ）−Ｘ”　　−Ｑ　　（Ｘ）−Ｇ　　（Ｘ）
十ＣＲＣ（Ｘ）　　・・・（１６） ここで、士はｍｏｄ２に従った加算、・はｍ。

ｄ２に従った乗算を示す演算子である。

式（１６）の両辺にｍｏｄ２に従った加算によりＣＲＣ
（Ｘ）を加算すると次の式（１７）が得られる。

Ｄ　（Ｘ）−Ｘ”　＋ＣＲＣ（Ｘ）−Ｑ　（Ｘ）・Ｇ　
（Ｘ） ・・・（１７） 式（１７）の左辺は、シリアルデータＤ　（Ｘ）の最後
のビットに続いてＣＲＣコードＣＲＣ（Ｘ）が付加され
たデータを示す。したがって、商Ｑ（Ｘ）にＧ　（Ｘ）
を乗じることにより、式（１７）に示された左辺が得ら
れる。

乗算回路の入力データをｇ　（Ｘ）　、出力データをｆ
　（Ｘ）とすると、ｆ　（Ｘ）は次式により表わされる
。

ｆ　　（Ｘ）　−ｇ　（Ｘ）　　・Ｇ　（Ｘ）７Ｘ＋　
６・・・（１８）ここで、／はｍｏｄ２に従った割算の
演算子を示す。

次の式（１つ）の条件の下で、式（１８）および（１９
）の連立方程式を解くと、式（２０）が得られる。

ｆ　　（Ｘ）−Ｄ　　（Ｘ）　　・Ｘｌ　６　　＋ＣＲ
Ｃ（Ｘ）・・・　（１９） ｇ　　（Ｘ）　　−Ｑ　　（Ｘ）　　・ｘｌ　６　　　
　　　　・・・　（２０）すなわち、第１段目のシトレ
ジスタ１にＱ　（Ｘ）・Ｘ１６を与えることにより、出
力データＤＸとしてＤ　（Ｘ）　・ＸＩ　６＋ＣＲＣ（
Ｘ）が得られることがわかる。

次に、一般化されたＦＣＳエンコーダについて、生成多
項式Ｇ　（Ｘ）とシフトレジスタユないし１６中に設定
されるべき初期値との関係について説明する。第９Ｂ図
は、一般化して表現されたＦＣＳエンコーダを示す回路
図である。第９Ｂ図を参照して、このＦＣＳエンコーダ
は、ｍ段のシフトレジスタ１ないしｍと、シフトレジス
タ１ないしｍ−１の出力信号を選択するためのＡＮＤゲ
ート５０１ないし５０　ｍ−１と、ＡＮＤゲート５０１
ないし５０ｍ−１の出力に接続されたＥＸＯＲゲート６
０１ないし６０ｍ−１とを含む。この図において、選択
信号ｇ、ないしｇｍ−＋はシフトレジスタユないしｍ−
１の出力信号を選択するための選択信号である。

生成多項式Ｇ　（Ｘ）は、一般に次式により表現するこ
とができる。

Ｇ　（Ｘ）−Ｘ’　　　（Σｇｉ−Ｘ−基＋ｘ−”＋１
）＋”１ ・・・（２１） 但し、ｇｉ−１またはＯ 今、ｎビットのランダムデータをＤ　（Ｘ）として、次
式により表わす。

Ｄ　（Ｘ）−ΣＤｊ−ｘｊ−１　　　　　・・・（２２
）コｌＩＯ 但し、Ｄｊ−１または０ また、ｍビットの定ベクトルをＫ　（Ｘ）として、次式
により表わす。

但し、Ｋｋ−１またはＯ ここで、Ｘ″′・Ｄ　（Ｘ）を生成多項式Ｇ　（Ｘ）に
よりｍｏｄ２に従う割算を実行すると、その余りＣＲＣ
Ｉ　（Ｘ）は次式により表わされる。

ＣＲＣＩ　（Ｘ）−Σ　ＣＲＣＬ　　・Ｘｌ−１−１ ・・・（２４） 但し、ＣＲＣｌｅ　−１または〇 一方、Ｋ　（Ｘ）　・Ｘ”を生成多項式Ｇ　（Ｘ）によ
りｍｏｄ２に従った割算を実行すると、その余りＣＲＣ
２（Ｘ）は次式により表わされる。

（２５） 但し、ＣＲＣ２ｈ　−１または０ ＦＣＳコードＦＣＸ　（Ｘ）は次式により表わされる。

・・・　（２６） したがって、シフトレジスタ１ないしｍに設定されるべ
き初期値をｉ、ないし１ＩＴｌとすると、次の行列式（
２７）により表わされた関係が成り立つ。

上記の一般式の適用例として第１Ａ図に示したＦＣＳエ
ンコーダを説明することができる。すなわち、ＣＣＩＴ
Ｔによって勧告されたＦｅ２において、次式によって表
わされた関係が要求される。

・・・　（２８） すなわち、生成多項式〇　（Ｘ）は、具体的には、式（
２８）および（２９）により表わされた関係を行列式（
２７）に適用することにより、次の式（３０）が得られ
、したがって式（３１）により表わされた初期値が求め
られる。これらの初期値は、第１Ａ図に示したＦＣＳエ
ンコーダにおいて用いられている。

よって、 第１０図は、この発明の別の実施例を示すＦＣＳエンコ
ーダの回路図である。このＦＣＳエンコーダを第２図に
示したＦＣＳエンコーダ２００として適用することがで
きる。第１０図を参照して、このＦＣＳエンコーダは、
ｉ４Ａ図に示したＣＲＣエンコーダと同様の回路構成を
有する２つのＣＲＣエンコーダ４００を含む。これに加
えて、このＦＣＳエンコーダは、前述の式（９）を実行
するための演算回路部６０を含む。演算回路部６０は、
トランスミッションゲート６１および６２と、インバー
タ６３および６４と、ＥＸＯＲゲート６５とを含む。第
１０図に示したＲＣＳエンコーダにおいて式（９）に示
した演算が行なわれ、ＦＣＳコードが付加されたデータ
が出力データＤｏとして出力される。

上記の記載では、入力データＤＩがシリアルに入力され
、かつ、出力データＤｏがシリアルに出力される場合に
おけるＦＣＳエンコーダおよびＦＣＳデコーダについて
の説明がなされたが、この発明はパラレル入力およびパ
ラレル出力を有するＦＣＳエンコーダおよびＦＣＳデコ
ーダにも適用することができる。

ｆ４１１図は、パラレル入出力を有するＦＣＳエンコー
ダを示す回路図である。第１１図を参照して、このＦＣ
Ｓエンコーダは、シフトレジスタ１ないし１６と、ＥＸ
ＯＲゲート１１７ないし１４３と、ゲート回路４０と、
インバータ１４９ないし１６４とを含む。このＦＣＳエ
ンコーダも式（１０）により規定された生成多項式Ｇ　
（Ｘ）に基づいている。

第１２図は、第１１図に示したＦＣＳエンコーダの動作
を説明するためのタイミング図である。

また、第１３図は、第１１図に示したＦＣＳエンコーダ
から出力されるデータストリームを示す模式図である。

第１１図ないし第１３図を参照して、次にこのＦＣＳエ
ンコーダの動作について説明する。

このＦＣＳエンコーダは、ｍ＋１ビツト（ｍ＋１＝ｎオ
クテツト；ｎは正の整数）データが８ビツトずつパラレ
ルに入力され、１６ビツトのＦＣＳコードＦＣ５Ｏない
しＦｅ２１５をパラレルに出力する。２相のノンオーバ
ラップクロック信号φ１およびφ２は常に与えられる。

まず、高レベルのセット信号ＳＴが与えられ、各シフト
レジスタ１ないし１６はこの信号ＳＴに応答して前述の
式（１３）により表わされた初期値にセットされる。こ
の後セット信号ＳＴが立下げられ、入力端子ＩＮＯない
しＩＮ７を介してデータビットＤＡＴＡｍないしＤＡＴ
Ａｎ−７がパラレルに入力される。これに続いて８ビツ
トのデータビットがパラレルに繰返して入力される。最
後のデータビットＤＡＴＡ？ないしＤＡＴＡＯが入力さ
れた次のクロックサイクルにおいて任意のデータビット
が入力端子ＩＮＯないしＩＮ７に与えられる。このクロ
ックサイクルにおいて１６ビツトのＦＣＳコードＦＣ５
ＯないしＦｅ２１５がパラレルに出ツノされる。このＦ
ＣＳエンコーダにより得られたＦＣＳコードＦＣ３Ｏな
いしＦＣ８１５は第１３図に示した伝送順序に従って伝
送される。

第１４図は、パラレル入出力を有するＣＲＣエンコーダ
を示す回路図である。第１４図を参照して、このＣＲＣ
エンコーダは、第１１図に示したＦＣＳエンコーダから
インバータ１４９ないし１６４から除かれている。

第１５図は、第１４図に示したＣＲＣエンコーダの動作
を説明するためのタイミング図である。

また、第１６図は、このＣＲＣエンコーダから出力され
るデータストリームを示す模式図である。

第１４図ないし第１６図を参照して、次に動作について
説明する。

２相のノンオーバラップクロツタ信号φ１およびφ２は
常に与えられる。まず、高レベルのセット信号ＳＴが与
えられ、各シフトレジスタ１ないし１６は信号ＳＴに応
答してｒＯＪが入力される。

次に、セット信号ＳＴが立下げられ、この後ＦＣＳエン
コーダの場合と同様の動作が行なわれる。

その結果、最後のデータビットＤＡＴＡ７ないしＤＡＴ
ＡＯが入力された直後のクロックサイクルにおいてＣＲ
ＣコードＣＲＣＯないしＣＲＣ１５がパラレルに出力さ
れる。出力されたＣＲＣコードＣＲＣＯないしＣＲＣｌ
　５は、第１６図に示された伝送順序に従って、すなわ
ち、データビットＤＡＴＡｍないしＤＡＴＡＯの後に付
加されて伝送される。

以上のように、第１Ａ図に示したＦＣＳエンコーダおよ
び第１Ｃ図に示したＦＣＳデコーダを用いることにより
ＣＣＩＴＴにより勧告された伝送誤り検出方式を満たす
送信装置および受信装置が得られた。第１Ａ図に示され
たＦＣＳエンコーダおよび第１Ｃ図に示したＦＣＳデコ
ーダにおいて、１６段のカスケードされたシフトレジス
タ間にはＥＸＯＲゲートなどのような論理素子を接続す
る必要がないので、半導体チップ上にこれらの回路を形
成した際の規則的なレイアウトが得られる。

第４Ａ図に示したＣＲＣエンコーダおよび第６Ａ図に示
したＣＲＣデコーダについても同様の効果を得ることが
できる。これらのＦｅ２およびＣＲＣのためのエンコー
ダおよびデコーダは、特定の生成多項式に基づいたもの
であるが、第９Ｂ図に関して説明したように、シフトレ
ジスタ間ないし１６の初期値およびＥＸＯＲゲートの接
続場所を制御することにより他の生成多項式により要求
されるデコーダにもこの発明を適用することができる。

［発明の効果］ 以上のように、この発明によれば、予め定められたｎ段
のシフトレジスタ手段間に何ら論理素子を接続する必要
がないので、半導体基板上に形成された場合における規
則的な回路レイアウトを有する誤り検査コード生成装置
および伝送誤り検出装置が得られた。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例を示すＦＣＳエンコー
ダの回路図である。第１Ｂ図は、第１Ａ図に示されたＦ
ＣＳエンコーダの動作を説明するタイミング図である。 第１Ｃ図は、この発明の一実施例を示すＦＣＳデコーダ
を示す回路図である。 第１Ｄ図は、第１Ｃ図に示したＦＣＳデコーダの動作を
説明するためのタイミング図である。第２図は、ＨＤＬ
Ｃ送信器として適用可能な送信器の−例を示すブロック
図である。第３図は、ＨＤＬＣ受信機として適用可能な
受信装置の一例を示すブロック図である。第４Ａ図は、
この発明の別の実施例を示すＣＲＣエンコーダの回路図
である。 第４Ｂ図は、第４Ａ図に示したＣＲＣエンコーダの動作
を説明するためのタイミング図である。第５図は、シフ
トレジスタの一例を示す回路図である。第６Ａ図は、こ
の発明の別の実施例を示すＣＲＣデコーダの回路図であ
る。第６Ｂ図は、第６Ａ図に示したＣＲＣデコーダの動
作を説明するためのタイミング図である。第７Ａ図は、
割算回路の回路図である。第７Ｂ図は、第７Ａ図に示し
た割算回路の動作を説明するためのタイミング図である
。第８Ａ図は、乗算回路を示す回路図である。 第８Ｂ図は、第８Ａ図に示した乗算回路の動作を説明す
るためのタイミング図である。第９Ａ図は、ＣＲＣエン
コーダの別の例を示す回路図である。 第９Ｂ図は、−膜化して表現されたＦＣＳエンコーダを
示す回路図である。第１０図は、ＦＣＳエンコーダの別
の例を示す回路図である。第１１図は、パラレル入出力
を有するＦＣＳエンコーダを示す回路図である。第１２
図は、第１１図に示したＦＣＳエンコーダの動作を説明
するためのタイミング図である。第１３図は、第１１図
に示したＦＣＳエンコーダから出力されるデータストリ
ームを示す模式図である。第１４図は、パラレル入出力
を有するＣＲＣエンコーダを示す回路図である。第１５
図は、第１４図に示したＣＲＣエンコーダの動作を説明
するためのタイミング図である。 第１６図は、第１４図に示したＣＲＣエンコーダから出
力されるデータストリームを示す模式図である。第１７
Ａ図は、ＣＲＣコードを割算により求めるための演算図
である。第１７Ｂ図は、ＨＤＬＣ信号の送受信を説明す
るための概念図である。 ｍ　１７　Ｃ図は、ＨＤＬＣ信号のフレームフォーマッ
トを説明するフォーマット図である。第１８Ａ図は、従
来の割算回路の一例を示す回路図である。 第１８Ｂ図は、第１８Ａ図に示した割算回路の動作を説
明するためのタイミング図である。第１８Ｃ図は、第１
８Ａ図に示した割算回路による演算を実行するための演
算図である。第１９Ａ図は、従来の割算回路の別の例を
示す回路図である。第１９Ｂ図は、第１９Ａ図に示した
割算回路の動作を説明するためのタイミング図である。 第１９Ｃ図は、第１９Ａ図に示した割算回路による演算
を実行するための演算図である。 図において、１ないし１６はシフトレジスタ、１７ない
し１９はＥＸＯＲゲート、４０はゲート回路、５０は伝
送誤り検出回路である。

Claims (2)

【特許請求の範囲】
1. （１）所定の生成多項式に基づいて、送信されるべきデ
   ータに応答して伝送誤りを検査するための誤り検査コー
   ドを生成する誤り検査コード生成装置であって、 予め定められたｎ段（ｎは整数）のシフトレジスタ手段
   と、 前記ｎ段のシフトレジスタ手段の各々に所定の初期値を
   設定するための初期値設定手段と、第ｎ番目のシフトレ
   ジスタ手段の出力信号と予め定められた第ｉ番目（ｉ＜
   ｎ、ｉは整数）のシフトレジスタ手段の出力信号との一
   致を検出する第１の一致検出手段と、 前記第１の一致検出手段の出力信号と予め定められた第
   ｊ番目（ｊ＜ｉ、ｊは整数）のシフトレジスタ手段の出
   力信号との一致を検出する第２の一致検出手段と、 前記第２の一致検出手段の出力信号と前記送信されるべ
   きデータとの一致を検出する第３の一致検出手段とを含
   み、 第１番目のシフトレジスタ手段は前記第３の一致検出手
   段からの出力信号を受けるように接続され、 前記第１番目のシフトレジスタ手段の入力信号と前記第
   ２の一致検出手段の出力信号との一致を検出する第４の
   一致検出手段を含む、誤り検査コード生成装置。
2. （２）送信装置から送信された送信信号に応答して伝送
   系において生じた伝送誤りを検出する伝送誤り検出装置
   であって、前記送信信号は、送信されるべきデータと、
   所定の生成多項式に基づいた演算により得られた誤り検
   査コードとを含み、前記送信装置からの送信信号を受信
   するための受信手段と、 予め定められたｎ段（ｎは整数）のシフトレジスタ手段
   と、 前記ｎ段のシフトレジスタ手段の各々に所定の初期値を
   設定するための初期値設定手段と、第ｎ番目のシフトレ
   ジスタ手段の出力信号と予め定められた第ｉ番目（ｉ＜
   ｎ、ｉは整数）のシフトレジスタ手段の出力信号との一
   致を検出する第１の一致検出手段と、 前記第１の一致検出手段の出力信号と予め定められた第
   ｊ番目（ｊ＜ｉ、ｊは整数）のシフトレジスタ手段の出
   力信号との一致を検出する第２の一致検出手段と、 前記第２の一致検出手段の出力信号と前記受信手段によ
   って受信された受信信号との一致を検出する第３の一致
   検出手段とを含み、 第１番目のシフトレジスタ手段は前記第３の一致検出手
   段からの出力信号を受けるように接続され、 各々の前記ｎ段のシフトレジスタ手段に入力される入力
   信号の一致を検出する第４の一致検出手段を含む、伝送
   誤り検出装置。