KR20020033227A - 데이터 통신을 위한 병렬 중복순환 검사회로 - Google Patents

Abstract

본 발명은 CRC 검출기법의 구현에 있어서, 다수 경우에 대응하는 CRC 다항식을 하나의 회로를 통해 처리할 수 있도록 함으로써 데이터 통신을 위한 장치들의 데이터 전송속도가 고속화되어 가는 추세와 하드웨어의 로직을 모듈화하는 추세에 부응하기에 적당하도록 한 데이터 통신을 위한 병렬 중복순환 검사회로를 제공하기 위한 것으로, 이러한 본 발명은, 입력되는 데이터에 따라 다항식 레지스터를 생성 다항식으로 변환시키는 다항식 레지스터부와; 상기 다항식 레지스터부에 의해 변환된 생성 다항식과 상기 데이터를 논리곱 연산하여 벡터값을 추출하기 위한 논리곱 로직부와; 상기 논리곱 로직부의 벡터값과 출력데이터에 대해 배타적 논리합 연산하고 상기 연산수행에 따른 결과를 출력하기 위한 CRC 로직부로 이루어져, CRC 로직을 병렬로 구현함으로써 하나의 병렬 로직회로로 CRC 다항식의 다수 경우에 적응할 수 있으며, CRC 오류검출의 고속화가 가능하게 된다.

Description

데이터 통신을 위한 병렬 중복순환 검사회로 {Circuit for parallel cyclic redundancy check in data communication}

본 발명은 데이터통신의 오류검출에 관한 것으로, 특히 CRC(Cyclic Redundancy Check) 검출기법의 구현에 있어서, 다수 경우에 대응하는 CRC 다항식을 하나의 회로를 통해 처리할 수 있도록 함으로써 데이터 통신을 위한 장치들의 데이터 전송속도가 고속화되어 가는 추세와 하드웨어의 로직을 모듈화하는 추세에 부응하기에 적당하도록 한 데이터 통신을 위한 병렬 중복순환 검사회로에 관한 것이다.

일반적으로 데이터 통신에서는 전송되는 데이터의 신뢰성을 재고하기 위하여 오류검출 기법을 사용하게 된다. 최근 고속 대용량의 데이터 전송이 요구되는 상황에서 상기 오류검출 기법의 적용은 매우 중요한 의미를 갖게 된다.

오류검출 기법은 통신시스템 등에 적용되는데, 그 시스템의 운용환경 또는 처리하는 데이터의 특성에 따라 다양한 방식이 사용된다.

데이터 통신에서 전송되는 메시지에 발생될 수 있는 오류를 검출하기 위하여 사용되는 여러 가지 방식들 중에는 패리티 검사(Parity Check), CRC(Cyclic Redundancy Check) 등이 있다. 이들 기법에 의해 상대측으로부터 수신된 메시지에 발생되는 오류를 검출하거나 발생된 오류에 대한 정정을 가능하게 한다.

상기 오류 검출 및 정정을 가능케 하기 위하여, 송신측에서 원래의 메시지에 오류검사를 위한 특정의 데이터를 부가하여 전송하고, 수신측에서 상기 부가 데이터를 기초로 하여 오류를 감지하거나 원래의 메시지를 복구하게 된다.

CRC 기법의 경우에는 데이터를 전송할 때 오류가 발생되었는지 알수 있도록 하기 위하여 이미 존재한 어떤 값과 데이터를 받아들이는 쪽에서 계산된 다른 어떤 값과 비교하게 된다. 그래서 상기 비교된 두 값이 동일한 경우에는 오류가 없는 것으로 판단하고, 상기 비교결과 동일성이 부정되면 오류가 있는 것으로 판단하게 된다.

상기 CRC 기법은 패리티 검사 기법 등이 전송로의 집단오류(Burst Error)를 검출함에 있어서 신뢰도가 높지 못한 단점을 극복할 수 있게 된다.

본 발명은 CRC 기법의 구현을 위한 회로를 제공하고자 하는 것으로, 이에 대비되는 종래기술을 설명하면 다음과 같다.

먼저, 도1은 종래기술에 의한 CRC 회로의 블록구성도이다.

종래의 CRC 방식은 송신 데이터에 CRC 부호를 추가하여 송신하면, 수신측에서 상기 CRC 부호가 포함된 데이터를 수신하여 오류여부를 검사하게 된다. 상기 오류검사의 결과, 나눗셈의 나머지가 '0'이면 오류가 없는 것으로 판정하여 수신된 데이터를 처리하고, 나머지가 있으면 오류가 있는 것으로 판정하여 송신측에 대해 데이터의 재전송을 요구하게 된다.

즉, CRC 방식은 송신측이 전송한 데이터에 대해 나눗셈 연산을 수행한 후, 이미 정해진 일정한 값(예를 들어 '0')과 비교하여 오류여부를 판정하는 것이다.

이때 송신측과 수신측은 미리 정해진 생성 다항식 코드를 알고 있어야 한다. 그래서 상기 생성 다항식 코드를 기초로 송신측이 데이터를 생성하여 전송하면, 수신측에서 상기 생성 다항식 코드를 참조하여 상기 전송된 데이터를 검사할 수 있다.

상기 생성 다항식 코드를 G(x)라 하자. G(x)의 예를 들면 다음과 같다.

상기 수식에는 CRC-12와 CRC-16의 생성 다항식 코드가 예시되어 있으며, 생성 다항식 코드는 상기 예시 이외에도 다양하게 구성할 수 있다.

데이터 송수신시 적용할 생성 다항식 코드가 특정되면, 송신측이 전송하고자 하는 메시지(M_(X))의 코드를 생성 다항식 코드(G_(X))로 나누어서 남는 나머지(R_(X))를 원래의 데이터에 추가하여 전송한다.

그러므로 송신측에서 전송하는 데이터는 M_(X) `+` R_(X) 형식이 된다.

수신측에서 상기 전송된 데이터를 수신하여 다시 G_(X)로 나누어서 이미 정해진 값이 나오면 오류없이 전송된 것으로 판단한다.

따라서 송신측과 수신측에 CRC 기법의 적용을 위한 회로를 구성하는 경우에는 미리 지정된 생성 다항식 G_(X)에 고정되어 운용되며, 그 형식을 변경하고자 하면 회로의 로직을 변경해야만 한다.

즉, 종래에는 도1과 같이 1 비트 단위의 쉬프트 레지스터들과 조합회로로 구성되는 회로를 통해 CRC 기법을 적용하였다.

이때 송신부에서는 매 클럭마다 한 비트씩 생성 다항식에 의하여 배타적 논리합을 계산하고 그 결과를 쉬프트시킨다. 그리고 모든 메시지 데이터에 대하여 상기 처리과정을 완료한 후 나머지 값 즉, 쉬프트 레지스터의 값을 메시지 데이터에 추가하여 송신하게 된다.

한편, 수신부에서 수신되는 메시지 데이터와 나머지 값 모두를 매 클럭마다 수행하게 된다.

그러나 상기 설명한 종래기술은 CRC 로직의 구현시 매 클럭마다 1 비트씩 직렬로 처리하게 되므로 처리 속도가 느리고, 생성 다항식에 대하여 고정된 조합회로로 구성되어 있기 때문에 로직의 유연성이 없는 단점이 있었다.

또한, CRC 로직의 유연성을 위하여 생성 다항식의 여러 경우에 대한 값들을 테이블 형식으로 작성하여 롬(ROM)에 저장하는 경우가 있는데, 이러한 경우에는 로직이 비대해질 수 있다는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 CRC(Cyclic Redundancy Check) 검출기법의 구현에 있어서, 다수 경우에 대응하는 CRC 다항식을 하나의 회로를 통해 처리할 수 있도록 함으로써 데이터 통신을 위한 장치들의 데이터 전송속도가 고속화되어 가는 추세와 하드웨어의 로직을 모듈화하는 추세에 부응하기에 적당하도록 한 데이터 통신을 위한 병렬 중복순환 검사회로를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 데이터 통신을 위한 병렬 중복순환 검사회로는, 입력되는 데이터에 따라 다항식 레지스터를 생성 다항식으로 변환시키는 다항식 레지스터부와; 상기 다항식 레지스터부에 의해 변환된 생성 다항식과 상기 데이터를 논리곱 연산하여 벡터값을 추출하기 위한 논리곱 로직부와; 상기 논리곱 로직부의 벡터값과 출력데이터에 대해 배타적 논리합 연산하고상기 연산수행에 따른 결과를 출력하기 위한 CRC 로직부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

도1은 종래기술에 의한 CRC 회로의 블록구성도이고,

도2는 본 발명의 일실시예에 의한 데이터 통신을 위한 병렬 중복순환 검사회로의 블록구성도이고,

도3은 도2에서 CRC 로직부의 상세블록도이며,

도4는 도3에서 조합회로부의 블록상세도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 다항식 레지스터부22 : 논리곱 로직부

23 : CRC 로직부31 : 조합 회로부

32 : 출력 레지스터부

이하, 상기와 같은 데이터 통신을 위한 병렬 중복순환 검사회로의 기술적 사상에 따른 실시예에 의거 본 발명의 구성 및 동작을 설명한다.

먼저, 도2는 본 발명의 일실시예에 의한 데이터 통신을 위한 병렬 중복순환 검사회로의 블록구성도이고, 도3은 도2에서 CRC 로직부의 상세블록도이며, 도4는 도3에서 조합회로부의 블록상세도이다.

상기 도2에 도시된 바와 같이 본 발명은 적절한 실시예는, 입력되는 데이터에 따라 다항식 레지스터를 생성 다항식으로 변환시키는 다항식 레지스터부(21)와; 상기 다항식 레지스터부(21)에 의해 변환된 생성 다항식과 상기 데이터를 논리곱 연산하여 벡터값을 추출하기 위한 논리곱 로직부(22)와; 상기 논리곱 로직부(22)의 벡터값과 출력데이터에 대해 배타적 논리합 연산하고 상기 연산수행에 따른 결과를 출력하기 위한 CRC 로직부(23)를 포함하여 구성된다.

이와 같이 구성되는 장치의 동작을 설명하면 다음과 같다.

본 발명이 제시하는 장치는 CRC 기법의 적용을 위한 로직회로의 구성시 병렬의 회로를 통해 고속처리가 가능하고 하나의 회로내에서 다수의 다항식을 처리할 수 있도록 한다.

이러한 기능의 구현을 위한 본 발명을 설명하는데 요구되는 표기부호를 먼저설명한다.

도면 또는 본 명세서상에 사용된 k는 메시지 데이터의 비트수를 지시하는 것이고, n은 생성다항식의 최고차수이며 CRC 회로의 레지스터 갯수이다. 따라서 kxn 표기는 k와 n의 곱을 의미한다.

도2에는 본 발명에 따른 CRC 회로가 도시되어 있는 바, 다항식 레지스터부(21)는 입력되는 데이터에 따라 수정 가능한 레지스터인 RAM(Random Access Memory) 등을 이용하여 구현한다.

다항식 레지스터(21)의 기능은 송신측과 수신측 모두에서 데이터를 입력받게 되면, 다항식 레지스터를 상기 입력 데이터의 처리에 적합한 생성 다항식으로 변환시킨다. 이때 다항식 레지스터부(21)로 입력되는 데이터는 k의 크기를 갖는다.

그리고 논리곱 로직부(22)는 다항식 레지스터부(21)에 의해 변환된 생성 다항식과 논리곱을 수행하여 벡터값을 추출하게 된다. 이때 각 비트에 해당하는 벡터값을 추출할 수 있다.

CRC 로직부(23)의 상세구성은 도3에 도시되어 있는 바와 같이 조합회로부(31)와 출력 레지스터부(32)로 이루어진다.

조합회로부(31)는 배타적 논리합 로직으로 구현되는 것으로, 그 상세구조가 도4에 도시되어 있다. 조합회로부(31)의 각 배타적 논리합 로직은 논리곱 로직부(22)에서 출력되는 각 벡터값과 출력 레지스터부(32)에서 출력되는 출력 데이터의 각 비트를 배타적 논리합 연산하여 출력 레지스터부(32)로 출력한다.

상기 배타적 논리합 연산은 n 비트의 벡터값을 각각의 배타적 논리합 게이트에서 k개로 입력하고, 출력 레지스터부(32)의 k개 출력 데이터의 각 비트와 배타적 논리합 연산을 수행하는 체계로 동작한다.

출력 레지스터부(32)는 조합회로부(31)의 각 배타적 논리합 로직에서 출력되는 k비트의 데이터를 저장하고 출력한다. 이때 출력 레지스터부(32)의 출력은 조합회로부(31)의 각 배타적 논리합 로직으로 다시 입력된다.

상기 설명한 각 기능부의 연관동작을 보다 구체적으로 설명한다.

데이터가 입력되면, 다항식 레지스터부(21)가 상기 데이터에 따라 적절한 생성 다항식으로 변환시킨다. 상기 생성 다항식의 최고차수는 n이다. 이러한 여러 경우의 다항식간에 대한 변환은 본 발명이 병렬 회로를 구성함에 따른 것이다.

다항식 레지스터부(21)는 n차의 다항식들과 각 데이터를을 논리곱 로직부로 전달한다. 상기 전달되는 데이터의 크기는 k*n에 해당한다. 논리곱 로직부(22)는 입력되는 데이터의 벡터값을 출력하며, 상기 벡터값에 따라 CRC 로직부(23)가 CRC 오류검출 기법을 적용하게 된다.

CRC 로직부(23)에 의한 CRC 로직의 동작은, 배타적 논리합 연산이 수행된 데이터를 출력 레지스터부(32)에 저장하였다가 클럭에 동기되어 배타적 논리합 로직으로 다시 입력시킴으로써 다음에 입력되는 데이터와 함께 배타적 논리합 연산이 이루어지도록 한다.

이러한 CRC 로직부(23)의 배타적 논리합 연산 동작은 해당 메시지 데이터에 대해 반복적으로 수행된다.

그래서 송신측에서는 입력되는 메시지 데이터가 끝나면, 현재레지스터부(32)에 저장된 값을 메시지 데이터에 추가하여 전송하게 된다. 상기 출력 레지스터부(32)의 값이 CRC 기법에서 요구되는 나눗셈 연산의 나머지 값에 해당한다.

상기 동작으로 송신측이 전송한 데이터가 수신되면, 수신측에서는 메시지 데이터와 나머지 값이 포함된 수신 데이터 모두에 대해 CRC 로직을 수행하여 나머지가 있는지 여부에 따라 오류를 판정하게 된다. 즉, 나머지가 있으면 오류가 있는 것으로 판단하여 송신측에 해당 데이터의 재전송을 요구하고, 나머지가 없으면 해당 데이터를 정상적으로 수신처리하게 된다.

이처럼 본 발명은 하나의 회로내에 여러경우의 다항식에 대한 CRC 로직을 병렬로 구현함으로써 CRC 오류검출시 고속 고효율화를 가능케 하는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이 본 발명에 의한 데이터 통신을 위한 병렬 중복순환 검사회로는,

종래 직렬로 된 CRC 로직을 병렬로 구현함으로써 하나의 병렬 로직회로로 CRC 다항식의 다수 경우에 적응할 수 있게 되는 효과가 있다.

또한, 다수의 다항식을 병렬처리할 수 있으므로 CRC 오류검출의 고속화가 가능하다.

더불어 종래와 같이 테이블화된 롬을 사용하지 않고, 수정가능한 램(RAM)으로 다항식 레지스터부를 구현함으로써 하드웨어적인 낭비를 저감시키는 효과를 갖는다.

Claims (4)

1. 입력되는 데이터에 따라 다항식 레지스터를 생성 다항식으로 변환시키는 다항식 레지스터부와;

   상기 다항식 레지스터부에 의해 변환된 생성 다항식과 상기 데이터를 논리곱 연산하여 벡터값을 추출하기 위한 논리곱 로직부와;

   상기 논리곱 로직부의 벡터값과 출력데이터에 대해 배타적 논리합 연산하고 상기 연산수행에 따른 결과를 출력하기 위한 CRC 로직부로 구성된 것을 특징으로 하는 데이터 통신을 위한 병렬 중복순환 검사회로.
2. 제 1항에 있어서, 상기 CRC 로직부는,

   상기 논리곱 로직부의 벡터값과 출력 레지스터부의 출력 데이터에 대하여 각 비트별로 배타적 논리합 연산을 수행하기 위한 복수개의 배타적 논리합 게이트를 포함하는 조합회로부와;

   상기 조합회로부의 각 배타적 논리합 게이트의 출력을 저장하였다가 출력데이터로써 출력하는 출력 레지스터부를 포함하여 구성되는 것을 특징으로 하는 데이터 통신을 위한 병렬 중복순환 검사회로.
3. 제 1항에 있어서, 상기 다항식 레지스터부는,

   다수의 다항식 레지스터를 RAM(Random Access Memory)으로 구현하여 입력되는 데이터에 따라 적정한 생성 다항식으로 수정 변환되도록 함을 특징으로 하는 데이터 통신을 위한 병렬 중복순환 검사회로.
4. 제 2항에 있어서, 상기 조합회로부의 배타적 논리합 연산은,

   상기 논리곱 로직부에서 n 비트의 벡터값이 출력되는 경우에,

   상기 벡터값을 각 배타적 논리합 게이트에 k개로 입력하여 상기 출력 레지스터부의 k개 출력 데이터의 각 비트와 배타적 논리합 연산을 수행하는 것을 특징으로 하는 데이터 통신을 위한 병렬 중복순환 검사회로.