JPH02248120A - ディジタル伝送装置の誤り訂正用符号器／復号器システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル伝送装置特にラジオ電波によるディ
ジタル伝送装置の誤り訂正用符号器／復号器に係る。

光曹しと饋＃ 構内伝送で使用されるディジタルラジオ電波に誤り訂正
用符号化を使用する目的は、例えば自動車の点火装置に
起因する孤立誤りを訂正することにある。

チャネル間の外乱をできるだけ抑制するためには、誤り
訂正用符号化に起因するデータ伝送速度の増加が、主デ
ータ流と運転及び保守用の追加情報及び任意に存在する
その他のデータ流との多重化に基づく初期データ伝送速
度の約３％を超過しないように配慮する必要がある。こ
の条件下に限り、符号化を導入する前の既存の装置の伝
送システムの涙過特性値が維持される。この場合には、
単にフレームカードを交換するたけで、非符号化装置を
符号化装置に変更することが可能である。

従ってこれらの用途では、文献に記載された既存の多く
の誤り訂正コードから、冗長度の小さい簡単な誤り訂正
コードを選択するのが適当である。

更にこの種の用途では、（公知のごとくコードワードの
２の補数が同しロー１へに所属することに起因する）位
相アンビギュイテイに透明なｉｐｓ。

ｆａｃｔｏの誤り訂正コードを使用するのが便利である
。

最後に、選択された誤り訂正コードが、使用される変調
のタイプにかかわりなく、即ち、変調か４．１６．６４
または２５６の位相状態のいずれを有する変調であるか
にかかわりなくすへてのラジオ電波に使用できるのか有
利である。

上記のごとき要件を総合的に考慮し発明者等は、文献に
記載された既存の誤り訂正コードのうちからＷｙｎｅｒ
−Ａｓｈコードを選択した。

このコードは例えば、フランスでｐｒｅｓｓｅｓ　Ｐｏ
１ｙｔｅｃｈｎｉｑｕｅｓ　Ｒｏｍａｎｄｅｓ、１９８
７、ｐ１３２〜１３６に発表されたロシア人の学者式Ｉ
ｅｘａｎｄｒｕ　５ｐａｔａｒｕのｒＦｏｎｄｅｍｅｎ
ｔｓ　ｄｅ　Ｉａ　ｔｈｅｏｒｉｅ　ｄｅ　Ｉａ　ｔｒ
ａｎｓｍｉｓｓｉｏｎ　ｄｅｉｎｆｏｒｍａｔｉｏｎ（
情報伝送理論の基礎）」に記載されている。

このコードは、ブロック内の誤りの位置にかかわりなく
拘束長全体で１つの誤りだけを訂正し得る系統的な畳込
みコードである。

その３つのパラメータ、ｋ（符号器に入力される情報ビ
ット数）、ｎ（符号器からの出力ビツト数）及びｍ（該
符号器に含まれる遅延メモリの桁数）は次式によって定
義される： に＝２’−１ ｎ＝ｋ＋１ ｍ＝ｐ＋１ 但し、ｐは整数である。

考察しているケースではコードの冗長度がほぼ３％を超
過してはならないこと、これによってｐの適当な値が制
限されることは前記に説明した。計算によればこれらの
条件下では、整数ｐに５以上の数を選択する必要がある
。特に、ｐに５を選択した場合、ｋ−３１及びロー３２
のコードが得られる。この結果、許容される範囲内の冗
長度３．２％が得られる。

このコードは、時点ｉに符号器から出力されるｎビット
ブロックのチェックビットＹｉが、時点ｉ、ｉ−１，、
、ｉ−ｍに存在するに個の別のビット全部のモジュロ２
の加算を行なうことによって、該時点ｉの同じブロック
のに個の別のビット（（Ｘｉ、１；Ｘｉ、２Ｘｉ、３；
、、、；Ｘｉ、　ｋ）の関数、時点ｉ−１の同じに個の
別のビット（Ｘｉ−１，１；Ｘｌ−１，２；、、、；Ｘ
ｌ−１、ｋ）の関数等１１１、最後に時点ｉ−ｍの同じ
に個の別のピッ）（Ｘｉ−ｍ、１；Ｘｌ−ｍ、２；、、
、；Ｘｌ−ｍ、　ｋ）の関数として計算されるコードで
あり、コード生成行列によって定義されたＯまたは１に
等Ｕい夫々の係数Ａによって重み付けされる。

チエツクピッＩＹｉのこの計算方法が、添付の第１図に
分かり易く示されている。第１図では、時点ｉに符号器
に入力されるに個のビット（Ｘｉ、１；Ｘｉ、２；、、
、；Ｘｉ、　ｋ）が図の左側に示されており、同じ時点
ｉに符号器から出力される（ｋ＋１）個のピッ）（Ｘｉ
、１　；Ｘｉ、２；、、、；Ｘｉ、　ｋ；Ｙｉ）カ図ノ
右側ニ示すれている。

チェックビットＹｉは２進加算器Ｓ１からの出力である
。この加算器自体は、夫々の係数訂、１；訂、２．、、
、、ΔＩＪ’にで各々が重み付けされた１に等しいに個
の入力ビットを受信し、また、計算用フリップフロップ
Ｂ２からの出力も受信する。

この計算用フリップフロップＢ２自体は別の２進加算器
Ｓ２からの出力を受信する。この加算器Ｓ２自体の入力
は、一方では、コード生成行列によって定義されＯまた
は１に等しい夫々の係数式２．１；八２．２．、、、、
八２、ｋによって各々が重み付けされたに個の入力ビツ
トによって構成され、他方では、別の計算用フリップフ
ロップＢ３からの出力によって構成される。モジュロ２
の加算器Ｓｍまでは同様の構造である。加算器Ｓｍの出
力は計算用フリップフロップＢｍに与えられ、加算器Ｓ
ｍの入力は、予め定義され０または１に等しい夫々の係
数Ａｍ、１；＾川、２；、、；Ａｍ、　ｋによって重み
付けされたに個の入力ビツトだけを受信する。前記行列
は以下の式で示される。

Ｒ１−八１、１　　　　　　八１、　Ｚ、、、、、、、
、、、八１、　ｋＲ２−＾２、１　　　　　　八２、２
．、、、、、、、、、八２、　ｋＲｍ−八ｍ、　１　　
　　　　八ｍ、　２．、、、、、、、、、Ａｍ、に但し
、行列（＾１．１〜八１、ｋ）の第１行Ｒ１の係数はす
べて１に等しいと理解されたい。

この符号化の原理をマイクロ波回線によるディジタル伝
送に直接応用するなめには、符号器の上流で直並列変換
を実行し符号器の下流で並直列変換を実行する必要があ
る。その理由は、第１図がら明らかなように−ｙｎｅｒ
−八ｓｈ符号へが本来的に（ａ　ｐｒｉｏｒｉ）並列符
号器であるからである。このため装置が物理的に大型化
しコス１〜も高いという欠点がある。

本発明はこれらの欠点の是正を目的とする。

光割ノ）ＩＩＩ要 このために本発明は、前記に定義した整数ｐが５以上（
ｍが６以上）を有するＷｙｎｅｒ−Ａｓｈ誤り訂正コー
トを使用したディジタル伝送装置、特にラジオビームに
よるディジタル伝送装置の誤り訂正用符号器／復号器シ
ステムを提供する。システム中の符号器はｍ個の直列シ
フトレジスタを含み、最初のｐ個以上のシフ１へレジス
タの各々がｎ個のフリップフロップを含み、第１シフト
レジスタの最初のに個のフリップフロップの出力が第１
排他的ＯＲ回路に接続されていること、第２シフトレジ
スタの最初のに個の出力は、コードの生成行列の第２行
の係数値「１」に対応するときは第２の排他的ＯＲ回路
に接続され係数値「０」に対応するときは接続されない
こと、ｍ番目のシフ１へレジスタまでは第２シフトレジ
スタと同様にして接続されること、Ｍ番目のシフトレジ
スタもｍ番目の排他的ＯＲ回路に同様にして接続される
こと、前記ｎ個の排他的ＯＲ回路のｍ個の出力は別の排
他的ＯＲ回路に接続されており、該別の排他的ＯＲ回路
の出力は符号器への入力マルチプレクサの２つの入力の
１つに与えられること、該マルチプレクサの他方の入力
は、ｋ個の情報ビットと該ビット直後の適当なチェック
ビット受容ギャップとから各々が構成された連続ビット
列を受信すること、前記マルチプレクサはその出力を、
ｋ個の情報ビット通過中は該ビットの搬送入力に接続し
チェックビット挿入用ギャップ中は前記別の排他的ＯＲ
回路の出力に接続すべく適当な周期信号を受信する制御
入力を有し、前記マルチプレクサの出力は、一方で第１
シフトレジスタに供給され、他方で同期用フリップフロ
ップに供給され、前記同期用フリップフロップの出力が
Ｗｙｎｅｒ−Δｓｈ直列符号器の出力を構成する。

本発明はまた、前記に特定した符号器を備えたディジタ
ル伝送装置で使用される適当な直列復号器を提供する。

誤り訂正用復号器はｍ個の直列シフ１へレジスタを含み
、最初のに個のシフトレジスタの各々がｎ個のフリップ
フロップを含み、最終シフトレジスタがｎ個以上のフリ
ップフロップを含み、最終に個のフリップフロップの入
力の各々が、対応する外部入力を同時に有する夫々の排
他的ＯＲ回路を介して先行フリップフロップの出力に接
続され、最終フリップフロップが復号器の出力フリップ
フロップてあり、これらのレジスタの出力は符号器のシ
フトレジスタの出力と全く同様にしてｎ個の排他的ＯＲ
回路に夫々接続され、これらの排他的ＯＲ回路のｍ個の
出力は同様にして別の排他的ＯＲ回路に接続され、該別
の排他的ＯＲ回路の出力は、前記周期信号によって開か
れたゲートを介して２つの入力を有する排他的ＯＲ回路
に接続され、該排他的ＯＲ回路の他方の入力は復号器に
与えられる受信ディジタル信号流を受信し、該排他的Ｏ
Ｒ回路の出力は、一方では第１シフトレジスタの入力に
接続され他方では２進−１０進コンバータに接続されて
おり、前記コンバータに対しては更に最初の（ｐ−１）
個のシフトレジスタの出力が接続されており、コンバー
タは少なくとも前記周期信号も受信するＡＮＤゲートを
介してｐ番目のシフトレジスタの出力信号によってイネ
ーブルされ、前記２進１０進コンバータの最初のに個の
出力（その１つが誤り位置を特定する）は、最終シフト
レジスタの最終に個のフリップフロップの各々に先行す
る排他的ＯＲ回路の前記外部入力の各々に接続され、前
記レジスタに一時的に記憶された誤りを訂正する機能を
果たし、２進−１０進コンバータのイネーブル信号は、
同時訂正される誤りの位置を特定するシンドロームビッ
トを最初のｐ個のシフトレジスタからクリアすべく各最
初のｐ個のシフトレジスタの第１フリップフロップを同
時に零にリセッ１〜するために使用される。

添付図面に基づいて本発明の実施例を以下に説明する。

火旌舅 まず第２図は、前記の整数ｐが５に等しく従って冗長度
３，２％のＷｙｎｅｒ−Ａｓｈコードに使用した直列符
号器を示す。コードの３つのパラメータは、ｋ＝２ｐ−
１＝３１ ｎ＝　　ｋ＋１＝３２ ｍ＝　　ｐ＋１＝　　６ である。この生成行列は以下の６つの行Ｒ１〜Ｒ６がら
成る。

Ｒ１：１１１１１１１１１１１１１１１１１１１１１１
１１１１１１１１１即ち係数値「１」が３１回続く行、 Ｒ２：１０１０１０１０１０１０１０１０１０１０１０
１０１０１０１０１即ち「１」と「０」とが１つずつ交
代する行、Ｒ３：１１００１１００１１００１１００１
１００１１００１１００１１０即ち２つの「１」と２つ
の「Ｏ」とが交互に出現する行、Ｒ４：１１１１０００
０１１１１００００１１１１００００１１１１０００即
ち４つの「１」と４つの「０」とが交互に出現する行、
Ｒ５：１１１１１１１１００００００００１１１１１１
１１０００００００即ち８つの「１」と８つの「０」と
が交互に出現する行、Ｒ６：１１１１１１１１１１１１
１１１１０００００００００００００００即ち１６個の
「１」に続いて１５個の「０」が出現する行。

直列符号器は直列に接続された第２図では６つのシフ１
〜レジスタＭ１〜Ｍ６を含む。これらのシフ１〜レジス
タの各々は、ｎ個のフリップフロップ、例えば第２図の
実施例では３２個のフリップフロップを含む。

第１シフ１〜レジスタＭ１の最初の３１個のフリップフ
ロップの出力は生成行列の第１行Ｒ１によって定義され
た夫々の係数で重み付けされている。従ってこれらの出
力全部が第１の排他的ＯＲ回路Ｘ０ＲＩに接続されてい
る。

同様に、第２シフトレジスタＭ２の最初の３１個の出力
は行Ｒ２の係数値「１」に対応するときは第２排他的Ｏ
Ｒ回路Ｘ０Ｒ２に接続され、行Ｒ２の係数値「０」に対
応するときは接続されない。結局、１つおきの出力がＸ
０Ｒ２に接続されている。

最終シフトレジスタＭ６まで同様にして接続が継続され
るので、後続するシフトレジスタＭ３〜Ｍ６の最初の３
１個の出力のうちで夫々の排他的ＯＲ回路ＸＯＲ３〜χ
ＯＲ６に接続される出力は、行列の行Ｒ３〜Ｒ６中の夫
々の係数値「１」の分布によって定義されることが理解
されよう。即ち、２つの非接続出力ギャップで隔てられ
た２つの接続出力群の繰返し、４つの非接続出力ギャッ
プで隔てられた４つの接続出力群の繰返し、８つの非接
続出力ギャップで隔てられた８つの接続出力群の繰返し
が夫々存在し、最後に１６個の接続出力から成る１つの
ブロックが存在する（この構造では、後の１６個のフリ
ップフロップを全く使用しないので最終シフトレジスタ
Ｍ６は１６個のフリップフロップを有するレジスタでも
よいことに留意されたい）。

６つの排他的ＯＲ回路Ｘ０ＲＩ〜Ｘ０Ｒ６の各々の６つ
の出力１〜６は、別の排他的ＯＲ回路ＸＯＲに夫々接続
されている。この排他的ＯＲ回路ＸＯＲの出カフは入力
マルチプレクサ９の入力８に与えられる。このマルチプ
レクサ９は、入力８，１０と出力１１とを有し、更に、
受容した信号５ｙｎｃの値が０であるか１であるかに従
って出力１１を入力１０または入力８に接続させる制御
人力１２を有する。

入力１０は情報データＩＮを受信する。この情報データ
ＩＮは３１の情報ビットの列から成り、各情報ピッ１へ
列は、バッファメモリブロックの上流で与えられたチエ
ツク用エキストラピッＩ・受容スペースによって互いか
ら隔てられている。

前記の３１の情報ビット通過中は信号５ｙｎｃが０に等
しく、前記ギャップ中は信号５ｙｎｅが１にスイッチさ
れ、これによりエキストラチエツクピットが挿入される
。

入力マルチプレクサ９からの出力１１は、一方で第１シ
フトレジスタＭ１の入力に接続され、他方で同期用Ｄタ
イプフリップフロップ１３に接続される。

フリップフロップ１３の出力１４が符号器の出力を構成
する。

縦続された６つのレジスタＭ１〜Ｍ６の全部及びフリッ
プフロップ１３が情報データ流ＩＮのためのクロック信
号Ｈによって同期される。

符号器は以下のごとく動作する。オンにスイッチされる
と、６つのレジスタＭ１〜Ｍ６の全部が０に初期化され
る。符号器の動作が分かり易いように初期化から説明す
るが、後述するごとく最初の１９２ビツトが通過した後
にのみ符号化が有効になるので初期化が再度行なわれる
ことはない。

信号５ｙｎｃが「１」に励起されたときに初期化が終了
すると仮定する（パルス５ｙｎｃの持続時間はクロック
１１の１期間に等しい）。このとき、符号化されるべき
メツセージの初端は該パルス５ｙｎｃの立ち下がりに対
応する。パルス５ｙｎｃがレベル「０」に戻ると、入力
マルチプレクサ９を介してレジスタ旧にデータが受信さ
れる。

最初の３１ビット列の通過後、信号５ｙｎｃが１クロッ
ク期間だけ「１」に戻る。このとき、マルチプレクサ９
の出力１１は入力８、即ち回路ＸＯＲの出カフに接続さ
れる。回路Ｘ０Ｒ２〜Ｘ０Ｒ６の出力が０なので、その
結果、３２番目のクロックパルスのときにレジスタＭ１
の最初のフリップフロップに挿入される信号は、直前に
レジスタに導入された最初の３２の情報ビットのモジュ
ロ２の和である。従ってこの信号がチエツクピットを与
える。

６つのレジスタＭ１〜Ｍ６の全部が完全に充填されるま
でこのプロセスが繰返される。初期化以後１９２のクロ
ックパルスの経過後にこの充填が終了する。

フリップフロップ１３から直列に出力されるメツセージ
中に３１ビツト毎に挿入されたチエツクピットが（接続
Ｒ１〜Ｒ５によって実行された）符号化行列に基づいて
第１図において前記に説明した順序で計算される。従っ
てこの時点で−ｙｎｅｒ−Ａｓｈ符号化の動作が開始さ
れることになる。結局、この符号化では、データ流は入
力１０に直列に導入され出力１４から直列に出力される
が、符号化は６つのメモリＭ１〜Ｍ６及び夫々の結合回
路によって並列に実行される。

最初の１９２のクロックパルスの経過後に、１つだけの
クロックパルスに相当する符号化遅延が生じる。この遅
延は同期用フリップフロップ１３に起因する。

第３図及び第４図は、第２図の送信側符号器に対応して
受信端に結合される直列復号器の回路図である。この復
号器は部分的に第２図の符号器に極めて類似しており、
特に、直列に接続された６つのシフトレジスタＭ１〜Ｍ
５及びＭ’６はほぼ同様の構造を有することが理解され
よう。

即ち、最初の５つのレジスタＭ１〜Ｍ５は符号器のレジ
スタＭ１〜Ｍ５と同じであり、符号器の場合と同様にし
て排他的ＯＲ回路Ｘ０ＲＩ〜Ｘ０Ｒ５に接続されておリ
、該排他的ＯＲ回路も符号器の場合と同様にして別の排
他的ＯＲ回路ＸＯＨに接続されている。

最終レジスタ阿′６が特別のｉ造を有しており、この構
造を第４図に詳細に示す。該レジスタも回路ＸＯＩ＋６
に接続された最初の１６の出力を有し、この回路Ｘ０Ｒ
６が回路ＸＯＲに接続されているが、３３個のフリップ
フロップＤ１〜Ｄ３３を含み、最終３１個のフリップフ
ロップ（Ｄ３〜Ｄ３３）の入力の各々は夫々の排他的Ｏ
Ｒゲート０３〜Ｃ３３を介して先行フリップフロップ（
Ｄ２〜Ｄ３２）の出力に接続されている。このオアゲー
トの各々は、夫々の外部人力ＥＲ３１〜Ｅｌｔ１を有し
、該入力は後述するごとく、訂正すべき誤すビッ１への
アドレスを示す。最終フリップフロップの出力１５が復
号器の出力を構成し、レジスタＭ１〜Ｍ’６のフリップ
フロップの全部勿論前記クロック信号Ｈを受信する。

回路ＸＯＲからの出カフはＡＮＤゲート１６に接続され
、該ＡＮＤゲートの他方の入力は前記信号５ｙｎｃを受
信し、該ＡＮＤゲートの出力１７は排他的ＯＲ回路１８
の第１人力に接続され、該回路の他方の入力１９は復号
すべきディジタル情報流を受信する。従って端末１９は
復号器に対する入力を構成する。

回路１８からの出力２０は、一方で第１シフトレジスタ
Ｍ１の入力に接続され、他方で、クロック信号１（も受
信するＤタイプフリップフロップ２１を介して２進−１
０進コンバータ２７の５つの入力２２〜２６の最初の入
力に接続されている。レジスタＭ１〜Ｍ４の出力（また
は言い替えるとレジスタＭ２〜Ｍ５への入力）２８〜３
１は、同じくクロック信号ＩＩによって同期される夫々
のＤタイプフリップフロップ３３〜３６を介して、２進
−１０進コンパ−２７の入力２３〜２６に夫々接続され
る。

コンバータ２７の最終３１個の出力ＥＲ３１〜ＥＲＩは
レジスタＨ′６に内蔵された排他的ＯＲ回路０３〜Ｃ３
３（第４図参照）への前記外部入力に接続されている。

レジスタＭ５の出力３２はゲート３７に供給される。

該ゲートはまた誤り訂正をオフにスイッチする任意の外
部信号１１ｆｆと前記信号５ｙｎｃとを受信する。ゲー
ト３７の出力３８は、同様にクロックＩＩによって同期
されるＤタイプフリップフロップ３９に与えられる。フ
リップフロップ３９の出力４０は、一方で２進１０進コ
ンバータ２７のイネーブル信号４２を供給し、他方でレ
ジスタＭ１〜Ｍ５の各々の第１フリップフロップに零リ
セツト信号４１を供給する。

この１ｌｌｙｎｅｒ−Δｓｈ直列復号器は以下のごとく
動作する。

入力１９に最初の３１のデータビットを受信すると、信
号５ｙｎｃがレベル「０」になり、ゲー１へ１６が閉鎖
され、端末１９に存在する信号が出力２０から第１シフ
トレジスタＭ１に伝送され、第ルジスタＭ１の最初の３
１個のフリップフロップが充填される。

３２番目のビットが到着すると、これは公知のごとくチ
エツクピッＩ・であるから、信号５ｙｎｃはレベル「１
」にスイッチされ、ゲート１６が開く。その結果として
回路Ｘ０ＲＩによって計算された別のチェックビットが
出力１７を介して排他的ＯＲゲート１８に与えられる。

同時に、入力１９から受信チエツクピットを受信する。

従って、所謂「シンドロームビット」が出力２０に出現
し、このビットは、受信チェックビットのレベルが再計
算チェックビットと同じのときはＯに等しく、そうでな
いときは１に等しい。

言い替えると、シンドロームビットが値１のとき受信メ
ツセージ中に誤りが存在する。従って、シンドロームビ
ットがレジスタＭ１の第１フリップフロップに書込まれ
る。シンドロームビットが「０」に等しいと仮定し、レ
ジスタＭ６を含む全部のレジスタにシンドロームビット
を先付けした３１個の情報ビットブロックを同様に充填
する。ここで復号器が動作レディ状態になる。

次に、レジスタＭ１の入力に受信された次の３２ビット
列に誤りが出現したと想定する。このビット列がレジス
タＭ１に充填されると、回路ＸＯＲの出力の計算ビット
が必然的に受信チェックビ・ントと違うので誤りが検出
される。従って、旧の最初のフリ・ンプフロップに与え
られるシンドロームビ・ントは１に等しい。

誤りを含むこのビット列が次にブロックＭ２に充填され
る。回路Ｘ０Ｒ２に接続されたリードの１つに誤りが検
出される場合には計算されたシンドロームビットは１に
等しく、そうでないときはＯに等しい。同様の動作がレ
ジスタＭ５まで継続される。行列の行Ｒ１〜Ｒ５におけ
る係数値１及びＯの分布状態が既知であるから、これら
の５つの計算ビットが誤りの位置を特定する２進コード
に対応することが容易に理解されよう。例えば、誤りが
３１個の情報ビット列の９番目の位置に存在するときは
シンドロームビットの位置は であり、これはたしかに番号９の２進表示に対応する。

誤った情報ビット列の３１ビツトがレジスタＭ’６に入
力されると、この列のシンドロームピッ１へ（１に等し
い）は、レジスタＨ″６の最初のフリップフロップＤ１
及びＡＮＤゲート３７に同時に与えられる。また、信号
５ｙｎｃも同じく状態１で且つ信号Ｂｔ’（誤り訂正を
オフにスイッチする外部命令）が状態Ｏでないので該Ａ
ＮＤゲートが開く。

従って出力３８におけるレベル１がＤタイプフリップフ
ロップ３９に書込まれる。同様に出力２０，２８．２９
３０及び３１に存在する５つのシンドロームビットがＤ
タイプフリップフロップ２１，３３，３４．３５及び３
６に書込まれる。これらの５つのシンドロームビットは
ブロックＭ’６に書込まれたビット列中の誤りの位置の
２進表示である。

次のクロックパルスで、２進−１０進復号器２７は、Ｄ
タイプフリップフロップ３９からの出力４０によってイ
ネーブルになる。他方では、その他の５つのＤタイプフ
リップフロップの出力２２〜２６が復号器に与えられて
いる。回路２７からの最終３１個の出力リードは、バス
４３を介して加算回路Ｃ３３〜Ｃ３（第４図）の入力Ｅ
ｌｔｌ〜ＥＲ３１に接続され、誤りの１０進位置を示す
回路２７の励起された出力が、対応する排他的ＯＲ回路
に作用することによってレジスタＭ’６のフリップフロ
ップ中の誤りを訂正する機能を果たす。

第３図から明らかなごとく、回路２７の左端の出力リー
ドは非接続である。その理由はこの出力がチェックビッ
トの誤りに対応し、かかる誤りは復号器の出力に対して
無意味なので当然訂正されないからである。

同時に、レジスタＭ１〜Ｍ５の最初のフリップフロップ
は、リード４１に出現したレベル１によって零にリセッ
トされ、これにより、シンドロームビットが不要な訂正
を行なわないように５つのシンドロームビットがクリア
される。不適正な誤り訂正が行なわれることを回避する
ために誤りの位置を表示した後でシンドロームビットを
クリアする必要がある。

訂正済みのビット列は最後に、１９３個のクロックパル
スに等しい復号遅延を伴って出力１５から出る。勿論こ
の動作は、コードが１９２ビットの全拘束長毎にただ１
つの誤りを訂正し得ると定義したことによって可能にな
ったものである。

１９２ビットの拘束長毎に１つの誤りを訂正できる能力
を維持しながらプロセスが繰返され無限に継続される。

符号器と復号器とが比較的類似した構造を有することに
注目されたい。従って、Ａｌ５Ｃタイプの従来の回路に
両方の機能を実行し得るＷｙｎｅｒ−Ａｓｈの符号器−
復号器ブロックを配備し得る。かかるモジュールは、各
データ流を個別に処理することによって、ＱＰＳＫ、１
６ＱＡＭ、６４ＱＡＭ及び２５６ＱＡＭのタイプの変調
を使用するフレームに容易に適合できる。

本発明は勿論記載の実施例に限定されない。即ち、別の
技術的条件下では、１つのクロックパルスてなく２つの
クロックパルス中に全計算を実行し得る機能を果たし、
また信号を同期化する機能を果たずフリップフロップ２
１．３３〜３６．３９及びＤ３３を省略してもよく、そ
の結果としてレジスタＭ’６を短縮してもよい。

【図面の簡単な説明】

第１図はＷｙｎｅｒ−Δｓｈ符号化の説明図、第２図は
本発明の符号器の概略図、第３図は本発明の復り器の概
略図、第４図は該復号器に備えられた最終シフトレジス
タの概略図である。 旧〜８６．Ｍ’６・・　シフトレジスタ、ＸＯＲＸ０Ｒ
Ｉ〜Ｘ０Ｒ６排他的ＯＲ回路、９・・・・マルチプレク
サ、１０　　・・入カリ−１へ、１３・・　・フリップ
フロップ、Ｄ１〜Ｄ３３　　・フリップフロップ、Ｃ１
〜Ｃ３３・・・・・排他的ＯＲゲー１〜．１６・・ＡＮ
Ｄゲート、１８・・排他的ＯＲ回路、２７・・・・２進
−１０進コンバータ、２１．３３〜３６３９・・・Ｄタ
イプフリップフロップ、３７・・・・・ゲー１〜。 事件の表示 発明の名称 平成２年特許願第３９５５７号 ディジタル伝送装置の誤り訂正用符号器／復号器システ
ム 補正をする者 事件との関係

Claims (4)

【特許請求の範囲】
1. （１）遅延メモリの桁数６以上を有するＷｙｎｅｒ−Ａ
   ｓｈ誤り訂正コードを使用し、該コードの別の２つのパ
   ラメータが、 ｋ（入力情報ビット数）＝２＾ｐ−１ ｎ（出力のビット数）＝ｋ＋１ 但し、ｍ＝ｐ＋１ で示されるディジタル伝送装置の誤り訂正用符号器／復
   号器システムであって、システムがｍ個の直列シフトレ
   ジスタを含む符号器を備え、最初のｐ個以上のシフトレ
   ジスタの各々がｎ個のフリップフロップを含み、第１シ
   フトレジスタの最初のｋ個のフリップフロップの出力が
   第１の排他的ＯＲ回路に接続されていること、第２シフ
   トレジスタの最初のｋ個の出力は、該出力がコードの生
   成行列の第２行の係数値「１」に対応するときは第２の
   排他的ＯＲ回路に接続され係数値「０」に対応するとき
   は接続されないこと、ｍ番目のシフトレジスタまでは前
   記第２シフトレジスタと同様にして接続されること、ｍ
   番目のシフトレジスタもｍ番目の排他的ＯＲ回路に対し
   て同様に接続されること、前記ｍ個の排他的ＯＲ回路の
   ｍ個の出力が別の排他的ＯＲ回路に接続され、前記別の
   排他的ＯＲ回路の出力は符号器への入力マルチプレクサ
   の２つの入力の１つに与えられること、該マルチプレク
   サの他方の入力は、ｋ個の情報ビットと該ビット直後の
   適当なチェックビット受容ギャップとから各々が構成さ
   れた連続ビット列を受信すること、前記マルチプレクサ
   はその出力を、ｋ個の情報ビット通過中は該ｋ個のビッ
   トの搬送入力に接続しチェックビット挿入ギャップ中は
   前記別の排他的ＯＲ回路の出力に接続すべく適当な周期
   信号を受信する制御入力を有し、前記マルチプレクサの
   出力は、一方では第１シフトレジスタに供給され、他方
   では同期用フリップフロップに供給され、前記同期用フ
   リップフロップの出力がＷｙｎｅｒ−Ａｓｈ直列符号器
   の出力を構成することを特徴とする符号器／復号器シス
   テム。
2. （２）同様にｍ個の直列シフトレジスタを含む誤り訂正
   用復号器を備え、最初のｋ個のシフトレジスタの各々が
   ｎ個のフリップフロップを含み、最終シフトレジスタが
   ｎ個以上のフリップフロップを含み、最終ｋ個のフリッ
   プフロップの入力の各々が、対応する外部入力を同時に
   有する夫々の排他的ＯＲ回路を介して先行フリップフロ
   ップの出力に接続され、最終フリップフロップが復号器
   の出力フリップフロップであり、前記シフトレジスタの
   出力は符号器のシフトレジスタの出力と全く同様にして
   ｍ個の排他的ＯＲ回路に夫々接続され、前記排他的ＯＲ
   回路のｍ個の出力は同様にして別の排他的ＯＲ回路に接
   続され、該別の排他的ＯＲ回路の出力は、前記周期信号
   によって開かれたゲートを介して２つの入力を有する排
   他的ＯＲ回路に接続され、該排他的ＯＲ回路の他方の入
   力は復号器に与えられる受信ディジタル信号流を受信し
   、その出力は一方では第１シフトレジスタの入力に接続
   され他方では２進−１０進コンバータに接続されており
   、前記コンバータに対しては最初の（ｐ−１）個のシフ
   トレジスタの出力が更に接続され、コンバータは少なく
   とも前記周期信号を同時に受信するＡＮＤゲートを介し
   てｐ番目のシフトレジスタの出力信号によってイネーブ
   ルされ、前記２進−１０進コンバータの最初のｋ個の出
   力は、最終シフトレジスタの最終ｋ個のフリップフロッ
   プの各々に先行する排他的ＯＲ回路の前記外部入力の各
   々に接続され、前記レジスタに一時的に記憶された誤り
   を訂正する機能を果たし、２進−１０進コンバータのイ
   ネーブル信号は、同時訂正すべき誤りの位置を特定する
   シンドロームビットを最初のｐ個のシフトレジスタから
   クリアすべく各最初のｐ個のシフトレジスタの第１フリ
   ップフロップを同時に零にリセットすることを特徴とす
   る請求項１に記載の誤り訂正用符号器／復号器システム
   。
3. （３）イネーブルゲートが、誤り訂正をオフにスイッチ
   する外部信号も受信することを特徴とする請求項２に記
   載の誤り訂正用符号器／復号器システム。
4. （４）イネーブル信号及び誤りアドレス特定信号がＤタ
   イプフリップフロップを夫々介して２進−１０進コンバ
   ータに与えられることを特徴とする請求項２または３に
   記載の誤り訂正用符号器／復号器システム。