JP3521558B2 - 伝送装置 - Google Patents
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Description
号系列に付加される誤りを検出し、訂正することが可能
な伝送装置に関するものである。
示すブロック図であるが、この図を用いて上記のような
伝送装置の従来例を説明する。まず伝送情報系列Aが符
号化回路部1に入力されるが、この伝送情報系列Aは、
受信側への伝送を希望する情報が「1」と「0」とを直
列に連結して表現されたデジタル信号から成っている。
この伝送情報系列Aを含む247ビットの情報系列C
は、上記符号化回路部1において誤り訂正可能な符号で
ある送信符号系列Vに加工され、次に送信回路部5に入
力される。そしてこの送信回路部5において、2値のデ
ジタル信号から無線による伝送が可能な信号へと調整さ
れた後、送信アンテナ7から空中に放射される。また受
信側では、これを受信アンテナ8で受信した後、受信回
路部6において2値のデジタル信号へと再調整して受信
符号系列Uを形成する。そしてこの受信符号系列Uは復
号化回路部2に入力され、その誤り検出部3において伝
送路9等で付加された誤りが検出され、そして検出した
誤りは誤り訂正部4において訂正されて、伝送情報系列
Aが復元されるようになっている。
化、及び復号化回路部2における誤り訂正復号化につい
て説明する。符号化される伝送情報系列Aは、図11に
示すように247ビットの2値デジタル信号
〔a246、a245、・・・、a0〕を直列に連結し
て形成されている。従ってこれをそのまま誤り訂正符号
化の対象となる247ビットの情報系列Cとして取扱う
ことができる。そして上記従来例では、伝送路9等で付
加される1ビットまでの誤りを訂正可能とするために、
多重誤り訂正巡回符号のうち、その代表的なものとして
BCH符号を用いることとし、上記247ビットの系列
長を有する伝送情報系列Aに対して(255、247)
1ビット誤り訂正BCH符号を適用している。そしてそ
の符号化は次のようにして行う。まず上記伝送情報系列
Aに基づいて、246次の伝送情報多項式 A(x)=a246x246+a245x245+・・
・+a0 を形成する。そして上記BCH符号の生成多項式 G(x)=x8+x4+x3+x2+1 を用いて、 A(x)・x8÷G(x) の計算を行い、その剰余 R(x)=c7x7+c6x6+・・・+c0 を求める。そしてこの剰余R(x)を用いて V(x)=A(x)・x8+R(x) とすれば、上記生成多項式G(x)によって割り切れる
送信符号多項式V(x)を得ることができ、この多項式
より図11に示す送信符号系列 V=〔a246、a245、・・・、a0、c7、
c6、・・・c0〕 が得られる。
同図に示すように送信符号系列Vに誤り系列Eが付加さ
れたものとなる。すなわち、 V=〔a246、a245、・・・、a0、c7、・・
・、c0〕 E=〔e255、e254、・・・、e8、e7、・・
・、e0〕 とすれば、受信符号系列Uは U=〔a246+e255、・・・、a0+e8、・・
・、c0+e0〕 となるのであり、また受信符号多項式U(x)は誤り多
項式E(x)を用いて U(x)=V(x)+E(x)=(a246+
e255)x255+・・・+(a0+e8)x8+・
・・+(c0+e0) と表記できる。ここで、送信符号多項式V(x)は生成
多項式G(x)で割り切れるのであるから、上記受信符
号多項式U(x)を生成多項式G(x)で割り、その剰
余、すなわちシンドロームS(x)を調べることによ
り、伝送路9等において信号に誤りが生じたか否かが判
断できることになる。すなわち、シンドロームS(x)
が「0」であれば、E(x)=0であって誤りは発生し
ておらず、一方「0」でなければいずれかのビットに誤
りが発生しているのである。そして発生した誤りが受信
符号系列Uのうち1ビットについてだけである場合に
は、上記シンドロームS(x)の値とその誤りの生じた
ビット位置とが1対1に対応することから、これによっ
て誤りの生じた位置を特定することができ、さらにその
位置にあるビットを反転、すなわち「0」であったもの
は「1」に、「1」であったものは「0」にすることに
よって誤りの訂正をすることができる。
247ビットの系列長を有する伝送情報系列Aを1ビッ
ト誤り訂正符号化し、伝送路9等で発生した誤りを受信
側で訂正して正常な伝送情報系列Aを復元し、これによ
って確実な伝送ができるようになっている。
一般的に、処理すべきデータ長が短いほど演算処理時間
が短縮され、あるいは伝送効率が向上するので、上記伝
送情報系列Aは必要最小限の系列長とするのが望まし
い。従って伝送すべき情報の内容に応じてそのデータ長
が変化するような場合には、その変化に応じて伝送情報
系列Aの系列長を可変とする伝送装置を構成すれば、演
算処理時間を短縮し、また伝送効率を向上させることが
できることになる。
47ビットの系列長を有する情報系列Cについて生成多
項式G(x)による割り算を行い、そしてこれによって
形成した255ビットの送信符号系列Vを送信すること
により、誤り訂正可能な伝送装置としている。従って、
伝送すべき情報が247ビット未満の、例えば図8に示
すように136ビットの系列長を有する伝送情報系列A
であるような場合にも、この伝送情報系列Aに111ビ
ットのダミー系列Dを連結して247ビットの情報系列
Cを形成し、その上でこの情報系列Cに対して演算処理
及び伝送を行わなければならない。そのため伝送すべき
情報の内容に応じて伝送情報系列Aの長を可変とするよ
う伝送装置を構成しても、演算処理時間を短縮できず、
また伝送効率を向上させることもできないという問題が
あった。
ためになされたものであって、その目的は、誤り訂正が
可能であって、しかも伝送すべき伝送情報系列Aの系列
長が短縮すれば、これに従って演算処理時間を短縮し、
また伝送効率を向上させることが可能な伝送装置を提供
することにある。
置は、系列長が可変な伝送情報系列Aを含む情報系列C
に対し、BCH符号等の多重誤り訂正巡回符号の生成多
項式G(x)を用いた符号化巡回演算を行うことによっ
て検査系列Rを形成すると共に、この検査系列Rと上記
伝送情報系列Aとを含む多重誤り訂正可能な送信符号系
列Vを形成する符号化手段1を備えた伝送装置におい
て、上記符号化手段1は、上記情報系列Cのうち伝送情
報系列Aについてのみ符号化巡回演算を行うことによっ
て検査系列Rを形成すると共に、この検査系列Rと上記
伝送情報系列Aとから送信符号系列Vを形成し、また上
記送信符号系列Vに、伝送路9等で発生する誤り系列E
を付加して形成された受信符号系列Uに基づいて、上記
伝送情報系列Aを復元する復号化手段2を備え、この復
号化手段2は、伝送情報系列Aと検査系列Rとからなる
送信符号系列Vに伝送路9等で発生した誤り系列Eを付
加して成る受信符号系列Uについて上記生成多項式G
(x)を用いた復号化巡回演算を行うことによって得た
剰余系列Qにより、受信符号系列Uに誤り系列Eが付加
されているか否かを検出し、さらに上記復号化手段2
は、符号化手段1において情報系列Cのうち送信符号系
列Vに含まれなかった部分を不足系列Dとして把握する
と共に、上記剰余系列Qと不足系列Dとから求められる
シンドローム系列Sを予め記憶した記憶手段を備え、誤
り訂正に用いるシンドローム系列Sを形成するために上
記不足系列Dに対して必要となる復号化演算処理につい
ては、上記記憶手段からシンドローム系列Sを読み出す
ことによって行うようにしたことを特徴としている。
Aの系列長は、バイト単位で可変であることを特徴とし
ている。
ち伝送情報系列Aについてのみ符号化巡回演算を行って
いる。従って演算処理が簡素化してその処理時間を短縮
することが可能となる。また送信符号系列Vを伝送情報
系列Aと検査系列Rとから形成しているので、伝送する
信号長が短縮され、これによって伝送効率を向上させる
ことが可能となる。また上記伝送装置では、短縮化され
た受信符号系列Uについてのみ復号化処理を行うので、
簡素な演算処理によって誤りの検出が可能であり、処理
時間を短縮することが可能となる。さらに上記伝送装置
では、誤り訂正のために必要な復号化演算処理の一部を
記憶手段から読み出すことによって行っているので、演
算処理が高速化され、処理時間を短縮することが可能と
なる。
化する不足系列Dに対して記憶手段を備えればよいの
で、その記憶容量を減少させることができ、コストダウ
ンを図ることが可能であると共に実施を容易とすること
が可能となる。
について、図面を参照しつつ詳細に説明する。
示すブロック図であるが、これに関しては従来例におけ
る場合と同じであるので、ここでの説明は省略する。た
だしこの実施例の伝送装置では、伝送すべき情報のデー
タ長に応じて伝送情報系列Aの系列長が変化するよう
に、これをバイト単位で可変とし、またその最大系列長
を247ビット、最小系列長を128ビットとしてい
る。
フローチャートであり、その右側にはそれぞれの段階に
おける信号の様子を示している(信号〜)。伝送す
べき伝送情報系列Aはk′ビットの系列長を有し、この
k′は上記のように情報系列Cの系列長k=247以下
の値である(信号)。まずステップS1では、(25
5、247)1ビット誤り訂正BCH符号の生成多項式 G(x)=x8+x4+x3+x2+1 を用いて割り算を行うため、伝送情報多項式A(x)に
x8を乗じている。これは伝送情報系列AをMSBの方
向へ8ビットのシフトを行う操作に相当するものである
(信号)。次にステップS2では、これを生成多項式
G(x)で割り、その剰余R(x)を求める。この割り
算は、後述するシフトレジスタSR11〜SR18(図
4参照)を用いた巡回演算によって実行している。そし
てステップS3では、x8を乗じた伝送情報多項式A
(x)・x8に上記剰余R(x)を加算して、送信符号
多項式 V(x)=A(x)・x8+R(x) を得ている。これは伝送情報系列AのLSB側の8ビッ
ト、すなわちステップS1におけるシフト操作によって
「0」が埋められた部分を、剰余R(x)に対応する8
ビットの検査系列Rによって置換することに相当する
(信号)。そしてステップS4では、上記送信符号系
列Vを、送信回路部5及び送信アンテナ7を介して送信
する。
れた検査系列Rは、伝送情報系列AのLSB側にダミー
系列Dを連結して成る247ビットの情報系列C(図8
参照)から形成される検査系列とは異なったものであ
る。なぜなら除算項である生成多項式G(x)が同じで
も、被除算項がそれぞれ伝送情報多項式A(x)と、情
報多項式C(x)とであって、これらは互いに異なった
ものだからである。しかしながら情報系列Cはk′ビッ
トの伝送情報系列AのLSB側に(247−k′)ビッ
トのダミー系列Dを連結したものであることから、情報
多項式C(x)と伝送情報多項式A(x)との間には、 C(x)=A(x)・x(247−k′) という関係が存することになる。従って伝送情報多項式
A(x)を生成多項式G(x)で割ったときの剰余R
(x)を用いて、情報多項式C(x)を生成多項式G
(x)で割ったときの剰余は R(x)・x(247−k′) として求めることができる。そしてこの計算式が示す操
作は検査系列RをMSB側へ(247−k′)ビットの
シフトさせるものであるため、図9に示すように255
ビットの送信符号系列V′を形成するには、k′ビット
の伝送情報系列AのLSB側に8ビットの検査系列Rを
連結し、さらにそのLSB側に(247−k′)ビット
のダミー系列Dを連結すればよいということになる。と
ころがこのダミー系列Dは内容がすべて「0」であり、
その系列長も受信側において受信データ長から算出する
ことができるものであるため、上記フローチャートにお
いて示したように、ダミー系列Dについては送信せず、
k′ビットの伝送情報系列Aと、この伝送情報系列Aに
ついての巡回演算によって形成した検査系列Rとを連結
して(k′+8)ビットの送信符号系列Vを形成し、こ
れを送信すればよいということになる。従って255ビ
ットの系列を送信する場合と比べると伝送効率が向上
し、また247ビットの情報系列について巡回演算を実
行する場合と比べると、はるかに処理時間が短縮された
ものとなる。なお上記ステップS1〜S3は符号化回路
部(符号化手段)1において実行されるのであるが、そ
の具体的な構成については後述する。
示すフローチャートである。まずステップS11では、
受信アンテナ8及び受信回路部6によって送信側から送
信された信号を受信し、これを2値のデジタル信号から
成る受信符号系列Uに変換する。次にステップS12で
は、上記受信符号系列Uを表わす受信符号多項式U
(x)を、送信側で用いたのと同じ生成多項式G(x)
によって割り、その剰余Q(x)を求める。この割り算
も送信側における場合と同様、後述するシフトレジスタ
SR1〜SR8(図5参照)を用いた巡回演算によって
実行される。そしてステップS13で上記剰余Q(x)
がゼロであるか否かを判断し、ゼロであれば受信符号系
列Uの中に誤りを生じたビットはないとして、この受信
側のルーチンを終了する。一方、剰余Q(x)がゼロで
なかった場合にはステップS14に進み、送信側で送信
を省略したダミー系列Dが何ビットであったかを、25
5から受信符号系列Uの系列長を引くことにより不足ビ
ット数として算出する。これによってこの不足ビット数
の系列長を有するダミー系列Dとして、不足系列を把握
することができる。そしてステップS15では、ステッ
プS12において未計算のままであった上記ダミー系列
Dについての割り算を追加して実行している。これによ
って(247−k′)ビットの不足系列までを含んだ2
55ビットの全長受信系列U′(図10参照)を表わす
全長受信多項式U′(x)を被除算項とし、生成多項式
G(x)を除算項としたときの剰余をシンドロームS
(x)として求めることができる。そしてこのシンドロ
ームS(x)は上記したように受信符号系列Uに発生し
た誤りのビット位置と1対1に対応しているため、これ
を基にステップS16では誤りを生じたビット位置を算
出し、ステップS17でそのビットに対して「1」との
排他的論理和、すなわちmod2の加算を行うことによ
って、ビットを反転して誤りを訂正し、このルーチンを
終了する。
めに求めるべきシンドロームS(x)は、図10に示す
上記全長受信多項式U′(x)を生成多項式G(x)で
割ることによって初めて得ることができるものである。
しかしながら送信側で形成した(k′+8)ビットの送
信符号系列Vを表わす送信符号多項式V(x)は生成多
項式G(x)で割り切れるのであるから、受信符号系列
Uに誤りが発生したか否かは、受信符号多項式U(x)
が生成多項式G(x)で割り切れるか否かによって判断
できる。従って誤りの検出に必要な巡回演算は(k′+
8)ビットの受信符号系列Uについて行えばよいことに
なり、伝送路9における伝送妨害が少なく誤りの発生が
少ない場合等には、これによって演算処理時間を短縮す
る構成とすることもできる。またこのようにして得た剰
余Q(x)がゼロでないときには、不足ビット数分につ
いての割り算を追加して実行し、シンドロームS(x)
を求める必要がある。しかしながらこの場合、演算の対
象となる不足ビット数分の不足系列は、内容がすべて
「0」であることが既知のダミー系列Dであるから、剰
余Q(x)と不足ビット数とに対応して予め結果を計算
しておくことかできる。本実施例では後述のようにこの
計算結果をメモリ(記憶手段)に格納しておき、剰余Q
(x)と不足ビット数との入力に対して必要な結果、す
なわちシンドロームS(x)を直ちに出力するような構
成としている。そしてこれによって誤り訂正をするため
のシンドロームS(x)の演算処理時間の短縮を図って
いる。なお上記ステップS12〜S17の動作は復号化
回路部(復号化手段)2において実行されるが、その具
体的な構成については後述する。また上記のうちステッ
プS12とステップS13とが図1における誤り検出部
3に相当し、ステップS14〜S17が誤り訂正部4に
相当している。
4に示す回路図に従って説明する。図4においてSR
11〜SR18は、外部からのクロックパルスCKSの
立ち上がりエッジに同期して入力端子の「0」または
「1」のデータを記憶し、これを出力端子に出力するシ
フトレジスタである。そして上記8個のシフトレジスタ
SR11〜SR18を環状に接続すると共に、生成多項
式 G(x)=x8+x4+x3+x2+1 に対応して、mod2の加算を行う4個の加算器XOR
11〜XOR14を設けている。これらの加算器XOR
11〜XOR14は、入力(AIN)と第8シフトレジ
スタSR18の出力とを入力とする第4加算器XOR
14、及びこの第4加算器XOR14の出力を一方の入
力とし、そして第4シフトレジスタSR14の出力、第
3シフトレジスタSR13の出力、第2シフトレジスタ
SR12の出力をそれぞれもう一方の入力とする第3〜
第1加算器XOR13〜XOR11である。そしてこれ
らのシフトレジスタSR11〜SR18と加算器XOR
14〜XOR11とによって、生成多項式G(x)によ
る割り算を巡回演算によって実行する巡回演算部が構成
されている。また同図においてSEL20はセレクタで
あり、その選択端子Sに「L」を与えたときには出力端
子Yが第1入力端子IAと接続される一方、「H」を与
えたときには出力端子Yが第2入力端子IBと接続され
るようになっている。そして上記第1入力端子IAには
入力AINが接続され、また第2入力端子IBには第8
シフトレジスタSR18の出力が接続され、さらに選択
端子Sには選択入力SLが接続されている。そして出力
端子Yが出力VOUTに接続されている。
すように選択入力SLは初期値「L」としてセレクタS
EL20の選択端子Sに与えられ、またその第1入力端
子IAには伝送情報系列AがMSBから順に入力され
る。するとセレクタSEL20の第1入力端子IAと出
力端子Yとが接続されているため、出力端子Yからは入
力された伝送情報系列AがそのままMSBから出力され
る。一方、伝送情報系列Aは、初期状態ですべてのシフ
トレジスタSR11〜SR18の記憶内容が「0」にク
リアされた巡回演算回路にも順次MSBから入力されて
いく。同図では伝送情報系列Aが136ビットの系列長
を有するものである場合について示している。この場合
には136番目のクロックパルスCKSの立ち上がりエ
ッジにおいて、すべての伝送情報系列Aが巡回演算回路
に入力されることになるが、同時にこのときシフトレジ
スタSR18〜SR11に記憶された8ビットの系列が
検査系列Rとなっている。そこで137番目のクロック
パルスCKSの立ち上がりエッジに同期して選択入力S
Lを「H」とする一方、入力AINには以降「0」を与
え続ける。すると出力VOUTには、伝送情報系列Aの
LSBに引き続いて上記検査系列RがMSBから順次に
出力されるようになり、145番目のクロックパルスC
KSの立ち上がりエッジに同期して入力SLを「L」と
することにより、144ビットの送信符号系列Vが出力
VOUTより出力されることとなる。このことからも明
らかなように、従来であれば256番目のクロックパル
スCKSの立ち上がりエッジまで必要であった巡回演算
に要する時間が、この実施例では伝送情報系列Aの系列
長に従って短縮されていることが分かる。
を示す回路図である。この復号化回路部2においても上
記符号化回路部1と同様、8個のシフトレジスタSR1
〜SR8と4個のmod2の加算器XOR1〜XOR4
とを有する巡回演算回路が構成され、生成多項式G
(x)による割り算が行えるようになっている。この復
号化回路部2の巡回演算回路が上記符号化回路部1のも
のと異なるのは、第1〜第3加算器XOR1〜XOR3
の接続、及び各シフトレジスタSR1〜SR8の入力側
に第1〜第8セレクタSEL1〜SEL8が介設されて
いることである。この巡回演算回路では、第1〜第3加
算器XOR1〜XOR3の一方の入力、すなわち符号化
回路部1ではその第4加算器XOR14(図4参照)の
出力と接続されていた側の入力が、第8シフトレジスタ
SR8の出力と接続されている。そして上記各セレクタ
SEL1〜SEL8は、符号化回路部1で用いたものと
同じ機能を有するものであり、その第1入力端子IAが
前段のシフトレジスタSR1〜SR8の出力又は加算器
XOR1〜XOR4の出力に接続される一方、第2入力
端子IBは後述する第5シフトテーブルCY5の出力T
B1−8に接続されている。またすべてのセレクタSE
L1〜SEL8の選択端子Sには切替入力LSからの入
力値が与えられるようになっている。
8シフトレジスタSR1〜SR8に記憶された剰余系列
Qに基づいてシンドローム系列Sを出力する第1〜第5
シフトテーブルである。それぞれのシフトテーブルCY
1〜CY5は、第1シフトテーブルCY1に代表させて
図に示すように、入力した8ビットのアドレス値T
1−8に対応し、そのアドレス値を上記巡回演算回路で
nクロック分巡回させたときに得られる8ビットの値を
出力するメモリ(記憶手段)ROM1と、シフトテーブ
ルCY1の出力として上記メモリROM1の出力値と巡
回させる前の値T1−8とを選択するための8ビットセ
レクタMPX1とから構成されている。なおこの8ビッ
トセレクタMPX1は、セレクタSEL1と同じ機能を
有するものを8個並列に設けて構成されたものである。
そして上記nの値は、第1シフトテーブルCY1では
「1×8」、第2シフトテーブルCY2では「2×
8」、第3シフトテーブルCY3では「4×8」、第4
シフトテーブルCY4では「8×8」、第5シフトテー
ブルCY5では「7」となっている。従って不足数入力
S4−0を「00000」から「11111」まで切り
替えることにより、剰余Q(x)に対応してシフトレジ
スタSR8〜SR1に記憶された8ビットの剰余系列Q
を、0クロック分巡回させたものから、127クロック
分巡回させたものまで、8クロックきざみでシンドロー
ムS(x)に対応するシンドローム系列Sとして得るこ
とができるようになっている。
ゲートであり、その入力側がシフトレジスタSR1〜S
R8の出力T1−8に接続されている。このとき第1シ
フトレジスタSR1の出力T1についてはインバータI
NVが介設されているので、シフトレジスタSR1〜S
R8の出力T1−8が「10000000」であったと
きに、このゲートNORは「1」を出力するようになっ
ている。また同図におけるVSRは可変シフトレジスタ
であり、シフト量入力SBの値に従って128〜248
クロック分の遅延が可能な素子である。そしてXOR
10は、入力UINから入力されて上記可変レジスタV
SRで遅延された受信符号系列Uを、ゲートNORから
出力された信号によって反転するためのmod2加算器
である。
図7のタイムチャートを用いて説明する。なお受信符号
系列Uについては、送信された144ビットの上記送信
符号系列Vを受信したものとする。まず初期状態とし
て、シフトレジスタSR1〜SR8はすべて記憶内容が
「0」にクリアされている。そして切替入力LSを
「L」として、系列入力UINより144ビットの受信
符号系列UをMSBから入力する。そして上記入力に従
って巡回演算を行い、144番目のクロックパルスCK
Rの立ち上がりエッジで受信符号系列UのLSBが入力
されたとき、各シフトレジスタSR1〜SR8には剰余
Q(x)に対応する8ビットの剰余系列Qが記憶されて
いる。一方、受信符号系列Uは144ビットであったた
め、不足ビット数は111ビットということになる。そ
こで不足数入力S4−0をこれに従って「11101」
とすると、第1シフトテーブルCY1に入力された8ビ
ットの剰余系列Qに対し、シンドロームS(x)に対応
するシンドローム系列Sが第5シフトテーブルCY5か
ら出力される。従ってこの間切替入力LSを「1」とし
ておけば、次の145番目のクロックパルスCKRの立
ち上がりエッジでシンドローム系列Sがシフトレジスタ
SR1〜SR8に記憶されることになる。従来例の復号
化回路部において、同様のシンドローム系列Sを得るに
は255パルスが必要であったことと比較すると、演算
処理時間が短縮されていることが明らかである。また受
信符号系列Uが144ビットであったので、可変シフト
レジスタVSRのシフト量入力SBには、145ビット
分の遅延を行うための信号を入力する。そして系列入力
UINを強制的に「0」としたままさらに巡回演算を行
うことにより、シンドローム系列Sから誤り訂正パター
ンが形成され、可変シフトレジスタVSRから出力され
る受信符号系列Uの誤りに同期して、上記訂正パターン
が「10000000」となるのに従い、加算器XOR
10でそのビットが反転されて正常な伝送情報系列Aが
出力AOUTから出力される。ところで図3のフローチ
ャートでは、ステップS13で剰余Q(x)がゼロか否
かを判断して分岐するようになっている。しかしながら
剰余Q(x)がゼロであれば、剰余Q(x)がゼロでな
くて誤り訂正を行う場合の動作、すなわちステップS1
4からステップS17までをそのまま実行するようにし
ても、結局シンドロームS(x)もゼロとなるので、ど
のビットについても反転させない動作を行わせることが
できる。このようにすると、誤りが発生しなかった場合
にも発生した場合と同じだけの処理時間が必要となる
が、判断及び分岐等の動作を行う回路が不要となって構
成を簡素なものとすることができるので、本実施例では
そのような構成を採用している。
CY5を8クロック分毎に(第5シフトテーブルCY5
は端数分として7クロック分)構成したのは、伝送符号
系列Aをバイト単位で可変としたため、不足ビット数が
バイト単位でのみ変化するからである。そしてこのよう
な構成とすることにより、シフトテーブルCY1〜CY
5として必要となるメモリの容量を減少させ、簡素な構
成となっている。さらに生成多項式G(x)として検査
系列Rが8ビットとなるものを選択して用いているの
で、巡回演算回路、上記メモリ等が8ビット単位で構成
でき、特別な部品等を使用することなくコストダウンを
図ることができる。
説明したが、この発明は上記実施例に限定されるもので
はなく、この発明の範囲内で種々変更して実施すること
ができる。例えば上記実施例では(255、247)1
ビット誤り訂正BCH符号を用いたが、多重誤り訂正巡
回符号であれば他の生成多項式G(x)による符号を用
いることができる。また上記符号化回路部1、復号化回
路部2の構成は一例であって、同様の機能を有する他の
構成とすることも可能である。例えば高速演算機能を有
するようなマイクロコンピュータ等のソフトウエアで構
成しても実施は可能であり、また本発明の効果を得るこ
とができる。
のうち伝送情報系列についてのみ符号化巡回演算を行っ
ている。従って演算処理が簡素化してその処理時間を短
縮することが可能となる。また送信符号系列を伝送情報
系列と検査系列とから形成しているので、伝送する信号
長が短縮され、これによって伝送効率を向上させること
が可能となる。また上記伝送装置では、短縮化された受
信符号系列についてのみ復号化処理を行うので、簡素な
演算処理によって誤りの検出が可能であり、処理時間を
短縮することが可能となる。さらに上記伝送装置では、
誤り訂正のために必要な復号化演算処理の一部を記憶手
段から読み出すことによって行っているので、演算処理
が高速化され、処理時間を短縮することが可能となる。
化する不足系列に対して記憶手段を備えればよいので、
その記憶容量を減少させることができ、コストダウンを
図ることが可能であると共に実施を容易とすることが可
能となる。
図である。
トである。
トである。
る。
る。
を比較する説明図である。
列とを比較する説明図である。
符号系列とを比較する説明図である。
ある。
Claims (2)
- 【請求項1】 系列長が可変な伝送情報系列(A)を含
む情報系列(C)に対し、BCH符号等の多重誤り訂正
巡回符号の生成多項式(G(x))を用いた符号化巡回
演算を行うことによって検査系列(R)を形成すると共
に、この検査系列(R)と上記伝送情報系列(A)とを
含む多重誤り訂正可能な送信符号系列(V)を形成する
符号化手段(1)を備えた伝送装置において、上記符号
化手段(1)は、上記情報系列(C)のうち伝送情報系
列(A)についてのみ符号化巡回演算を行うことによっ
て検査系列(R)を形成すると共に、この検査系列
(R)と上記伝送情報系列(A)とから送信符号系列
(V)を形成し、また上記送信符号系列(V)に、伝送
路(9)等で発生する誤り系列(E)を付加して形成さ
れた受信符号系列(U)に基づいて、上記伝送情報系列
(A)を復元する復号化手段(2)を備え、この復号化
手段(2)は、伝送情報系列(A)と検査系列(R)と
からなる送信符号系列(V)に伝送路(9)等で発生し
た誤り系列(E)を付加して成る受信符号系列(U)に
ついて上記生成多項式(G(x))を用いた復号化巡回
演算を行うことによって得た剰余系列(Q)により、受
信符号系列(U)に誤り系列(E)が付加されているか
否かを検出し、さらに上記復号化手段(2)は、符号化
手段(1)において情報系列(C)のうち送信符号系列
(V)に含まれなかった部分を不足系列(D)として把
握すると共に、上記剰余系列(Q)と不足系列(D)と
から求められるシンドローム系列(S)を予め記憶した
記憶手段を備え、誤り訂正に用いるシンドローム系列
(S)を形成するために上記不足系列(D)に対して必
要となる復号化演算処理については、上記記憶手段から
シンドローム系列(S)を読み出すことによって行うよ
うにしたことを特徴とする伝送装置。 - 【請求項2】 上記伝送情報系列(A)の系列長は、バ
イト単位で可変であることを特徴とする請求項1の伝送
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18052395A JP3521558B2 (ja) | 1995-06-12 | 1995-06-12 | 伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18052395A JP3521558B2 (ja) | 1995-06-12 | 1995-06-12 | 伝送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08340261A JPH08340261A (ja) | 1996-12-24 |
JP3521558B2 true JP3521558B2 (ja) | 2004-04-19 |
Family
ID=16084763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18052395A Expired - Fee Related JP3521558B2 (ja) | 1995-06-12 | 1995-06-12 | 伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3521558B2 (ja) |
-
1995
- 1995-06-12 JP JP18052395A patent/JP3521558B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08340261A (ja) | 1996-12-24 |
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