JP3521558B2

JP3521558B2 - 伝送装置

Info

Publication number: JP3521558B2
Application number: JP18052395A
Authority: JP
Inventors: 邦年久岡; 也寸志宇野
Original assignee: Daikin Industries Ltd
Current assignee: Daikin Industries Ltd
Priority date: 1995-06-12
Filing date: 1995-06-12
Publication date: 2004-04-19
Anticipated expiration: 2019-04-19
Also published as: JPH08340261A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、伝送路等において符
号系列に付加される誤りを検出し、訂正することが可能
な伝送装置に関するものである。

【０００２】

【従来の技術】図１は、本発明の伝送装置の一実施例を
示すブロック図であるが、この図を用いて上記のような
伝送装置の従来例を説明する。まず伝送情報系列Ａが符
号化回路部１に入力されるが、この伝送情報系列Ａは、
受信側への伝送を希望する情報が「１」と「０」とを直
列に連結して表現されたデジタル信号から成っている。
この伝送情報系列Ａを含む２４７ビットの情報系列Ｃ
は、上記符号化回路部１において誤り訂正可能な符号で
ある送信符号系列Ｖに加工され、次に送信回路部５に入
力される。そしてこの送信回路部５において、２値のデ
ジタル信号から無線による伝送が可能な信号へと調整さ
れた後、送信アンテナ７から空中に放射される。また受
信側では、これを受信アンテナ８で受信した後、受信回
路部６において２値のデジタル信号へと再調整して受信
符号系列Ｕを形成する。そしてこの受信符号系列Ｕは復
号化回路部２に入力され、その誤り検出部３において伝
送路９等で付加された誤りが検出され、そして検出した
誤りは誤り訂正部４において訂正されて、伝送情報系列
Ａが復元されるようになっている。

【０００３】次に符号化回路部１における誤り訂正符号
化、及び復号化回路部２における誤り訂正復号化につい
て説明する。符号化される伝送情報系列Ａは、図１１に
示すように２４７ビットの２値デジタル信号
〔ａ_２４６、ａ_２４５、・・・、ａ_０〕を直列に連結し
て形成されている。従ってこれをそのまま誤り訂正符号
化の対象となる２４７ビットの情報系列Ｃとして取扱う
ことができる。そして上記従来例では、伝送路９等で付
加される１ビットまでの誤りを訂正可能とするために、
多重誤り訂正巡回符号のうち、その代表的なものとして
ＢＣＨ符号を用いることとし、上記２４７ビットの系列
長を有する伝送情報系列Ａに対して（２５５、２４７）
１ビット誤り訂正ＢＣＨ符号を適用している。そしてそ
の符号化は次のようにして行う。まず上記伝送情報系列
Ａに基づいて、２４６次の伝送情報多項式Ａ（ｘ）＝ａ_２４６ｘ^２４６＋ａ_２４５ｘ^２４５＋・・
・＋ａ_０を形成する。そして上記ＢＣＨ符号の生成多項式Ｇ（ｘ）＝ｘ^８＋ｘ^４＋ｘ^３＋ｘ^２＋１を用いて、Ａ（ｘ）・ｘ^８÷Ｇ（ｘ）の計算を行い、その剰余Ｒ（ｘ）＝ｃ_７ｘ^７＋ｃ_６ｘ^６＋・・・＋ｃ_０を求める。そしてこの剰余Ｒ（ｘ）を用いてＶ（ｘ）＝Ａ（ｘ）・ｘ^８＋Ｒ（ｘ）とすれば、上記生成多項式Ｇ（ｘ）によって割り切れる
送信符号多項式Ｖ（ｘ）を得ることができ、この多項式
より図１１に示す送信符号系列Ｖ＝〔ａ_２４６、ａ_２４５、・・・、ａ_０、ｃ_７、
ｃ_６、・・・ｃ_０〕が得られる。

【０００４】一方、受信側における受信符号系列Ｕは、
同図に示すように送信符号系列Ｖに誤り系列Ｅが付加さ
れたものとなる。すなわち、Ｖ＝〔ａ_２４６、ａ_２４５、・・・、ａ_０、ｃ_７、・・
・、ｃ_０〕Ｅ＝〔ｅ_２５５、ｅ_２５４、・・・、ｅ_８、ｅ_７、・・
・、ｅ_０〕とすれば、受信符号系列ＵはＵ＝〔ａ_２４６＋ｅ_２５５、・・・、ａ_０＋ｅ_８、・・
・、ｃ_０＋ｅ_０〕となるのであり、また受信符号多項式Ｕ（ｘ）は誤り多
項式Ｅ（ｘ）を用いてＵ（ｘ）＝Ｖ（ｘ）＋Ｅ（ｘ）＝（ａ_２４６＋
ｅ_２５５）ｘ^２５５＋・・・＋（ａ_０＋ｅ_８）ｘ^８＋・
・・＋（ｃ_０＋ｅ_０）と表記できる。ここで、送信符号多項式Ｖ（ｘ）は生成
多項式Ｇ（ｘ）で割り切れるのであるから、上記受信符
号多項式Ｕ（ｘ）を生成多項式Ｇ（ｘ）で割り、その剰
余、すなわちシンドロームＳ（ｘ）を調べることによ
り、伝送路９等において信号に誤りが生じたか否かが判
断できることになる。すなわち、シンドロームＳ（ｘ）
が「０」であれば、Ｅ（ｘ）＝０であって誤りは発生し
ておらず、一方「０」でなければいずれかのビットに誤
りが発生しているのである。そして発生した誤りが受信
符号系列Ｕのうち１ビットについてだけである場合に
は、上記シンドロームＳ（ｘ）の値とその誤りの生じた
ビット位置とが１対１に対応することから、これによっ
て誤りの生じた位置を特定することができ、さらにその
位置にあるビットを反転、すなわち「０」であったもの
は「１」に、「１」であったものは「０」にすることに
よって誤りの訂正をすることができる。

【０００５】以上のように上記従来例の伝送装置では、
２４７ビットの系列長を有する伝送情報系列Ａを１ビッ
ト誤り訂正符号化し、伝送路９等で発生した誤りを受信
側で訂正して正常な伝送情報系列Ａを復元し、これによ
って確実な伝送ができるようになっている。

【０００６】

【発明が解決しようとする課題】伝送装置においては、
一般的に、処理すべきデータ長が短いほど演算処理時間
が短縮され、あるいは伝送効率が向上するので、上記伝
送情報系列Ａは必要最小限の系列長とするのが望まし
い。従って伝送すべき情報の内容に応じてそのデータ長
が変化するような場合には、その変化に応じて伝送情報
系列Ａの系列長を可変とする伝送装置を構成すれば、演
算処理時間を短縮し、また伝送効率を向上させることが
できることになる。

【０００７】しかしながら、上記従来例においては、２
４７ビットの系列長を有する情報系列Ｃについて生成多
項式Ｇ（ｘ）による割り算を行い、そしてこれによって
形成した２５５ビットの送信符号系列Ｖを送信すること
により、誤り訂正可能な伝送装置としている。従って、
伝送すべき情報が２４７ビット未満の、例えば図８に示
すように１３６ビットの系列長を有する伝送情報系列Ａ
であるような場合にも、この伝送情報系列Ａに１１１ビ
ットのダミー系列Ｄを連結して２４７ビットの情報系列
Ｃを形成し、その上でこの情報系列Ｃに対して演算処理
及び伝送を行わなければならない。そのため伝送すべき
情報の内容に応じて伝送情報系列Ａの長を可変とするよ
う伝送装置を構成しても、演算処理時間を短縮できず、
また伝送効率を向上させることもできないという問題が
あった。

【０００８】この発明は、上記従来例の欠点を解決する
ためになされたものであって、その目的は、誤り訂正が
可能であって、しかも伝送すべき伝送情報系列Ａの系列
長が短縮すれば、これに従って演算処理時間を短縮し、
また伝送効率を向上させることが可能な伝送装置を提供
することにある。

【０００９】

【課題を解決するための手段】そこで請求項１の伝送装
置は、系列長が可変な伝送情報系列Ａを含む情報系列Ｃ
に対し、ＢＣＨ符号等の多重誤り訂正巡回符号の生成多
項式Ｇ（ｘ）を用いた符号化巡回演算を行うことによっ
て検査系列Ｒを形成すると共に、この検査系列Ｒと上記
伝送情報系列Ａとを含む多重誤り訂正可能な送信符号系
列Ｖを形成する符号化手段１を備えた伝送装置におい
て、上記符号化手段１は、上記情報系列Ｃのうち伝送情
報系列Ａについてのみ符号化巡回演算を行うことによっ
て検査系列Ｒを形成すると共に、この検査系列Ｒと上記
伝送情報系列Ａとから送信符号系列Ｖを形成し、また上
記送信符号系列Ｖに、伝送路９等で発生する誤り系列Ｅ
を付加して形成された受信符号系列Ｕに基づいて、上記
伝送情報系列Ａを復元する復号化手段２を備え、この復
号化手段２は、伝送情報系列Ａと検査系列Ｒとからなる
送信符号系列Ｖに伝送路９等で発生した誤り系列Ｅを付
加して成る受信符号系列Ｕについて上記生成多項式Ｇ
（ｘ）を用いた復号化巡回演算を行うことによって得た
剰余系列Ｑにより、受信符号系列Ｕに誤り系列Ｅが付加
されているか否かを検出し、さらに上記復号化手段２
は、符号化手段１において情報系列Ｃのうち送信符号系
列Ｖに含まれなかった部分を不足系列Ｄとして把握する
と共に、上記剰余系列Ｑと不足系列Ｄとから求められる
シンドローム系列Ｓを予め記憶した記憶手段を備え、誤
り訂正に用いるシンドローム系列Ｓを形成するために上
記不足系列Ｄに対して必要となる復号化演算処理につい
ては、上記記憶手段からシンドローム系列Ｓを読み出す
ことによって行うようにしたことを特徴としている。

【００１０】

【００１１】

【００１２】請求項２の伝送装置は、上記伝送情報系列
Ａの系列長は、バイト単位で可変であることを特徴とし
ている。

【００１３】

【作用】上記請求項１の伝送装置では、情報系列Ｃのう
ち伝送情報系列Ａについてのみ符号化巡回演算を行って
いる。従って演算処理が簡素化してその処理時間を短縮
することが可能となる。また送信符号系列Ｖを伝送情報
系列Ａと検査系列Ｒとから形成しているので、伝送する
信号長が短縮され、これによって伝送効率を向上させる
ことが可能となる。また上記伝送装置では、短縮化され
た受信符号系列Ｕについてのみ復号化処理を行うので、
簡素な演算処理によって誤りの検出が可能であり、処理
時間を短縮することが可能となる。さらに上記伝送装置
では、誤り訂正のために必要な復号化演算処理の一部を
記憶手段から読み出すことによって行っているので、演
算処理が高速化され、処理時間を短縮することが可能と
なる。

【００１４】

【００１５】

【００１６】請求項２の伝送装置では、バイト単位で変
化する不足系列Ｄに対して記憶手段を備えればよいの
で、その記憶容量を減少させることができ、コストダウ
ンを図ることが可能であると共に実施を容易とすること
が可能となる。

【００１７】

【実施例】次に、この発明の伝送装置の具体的な実施例
について、図面を参照しつつ詳細に説明する。

【００１８】図１は、この発明の伝送装置の一実施例を
示すブロック図であるが、これに関しては従来例におけ
る場合と同じであるので、ここでの説明は省略する。た
だしこの実施例の伝送装置では、伝送すべき情報のデー
タ長に応じて伝送情報系列Ａの系列長が変化するよう
に、これをバイト単位で可変とし、またその最大系列長
を２４７ビット、最小系列長を１２８ビットとしてい
る。

【００１９】図２は、上記実施例の送信側の動作を示す
フローチャートであり、その右側にはそれぞれの段階に
おける信号の様子を示している（信号〜）。伝送す
べき伝送情報系列Ａはｋ′ビットの系列長を有し、この
ｋ′は上記のように情報系列Ｃの系列長ｋ＝２４７以下
の値である（信号）。まずステップＳ１では、（２５
５、２４７）１ビット誤り訂正ＢＣＨ符号の生成多項式Ｇ（ｘ）＝ｘ^８＋ｘ^４＋ｘ^３＋ｘ^２＋１を用いて割り算を行うため、伝送情報多項式Ａ（ｘ）に
ｘ^８を乗じている。これは伝送情報系列ＡをＭＳＢの方
向へ８ビットのシフトを行う操作に相当するものである
（信号）。次にステップＳ２では、これを生成多項式
Ｇ（ｘ）で割り、その剰余Ｒ（ｘ）を求める。この割り
算は、後述するシフトレジスタＳＲ_１１〜ＳＲ_１８（図
４参照）を用いた巡回演算によって実行している。そし
てステップＳ３では、ｘ^８を乗じた伝送情報多項式Ａ
（ｘ）・ｘ^８に上記剰余Ｒ（ｘ）を加算して、送信符号
多項式Ｖ（ｘ）＝Ａ（ｘ）・ｘ^８＋Ｒ（ｘ）を得ている。これは伝送情報系列ＡのＬＳＢ側の８ビッ
ト、すなわちステップＳ１におけるシフト操作によって
「０」が埋められた部分を、剰余Ｒ（ｘ）に対応する８
ビットの検査系列Ｒによって置換することに相当する
（信号）。そしてステップＳ４では、上記送信符号系
列Ｖを、送信回路部５及び送信アンテナ７を介して送信
する。

【００２０】ところで上記送信側の動作によって形成さ
れた検査系列Ｒは、伝送情報系列ＡのＬＳＢ側にダミー
系列Ｄを連結して成る２４７ビットの情報系列Ｃ（図８
参照）から形成される検査系列とは異なったものであ
る。なぜなら除算項である生成多項式Ｇ（ｘ）が同じで
も、被除算項がそれぞれ伝送情報多項式Ａ（ｘ）と、情
報多項式Ｃ（ｘ）とであって、これらは互いに異なった
ものだからである。しかしながら情報系列Ｃはｋ′ビッ
トの伝送情報系列ＡのＬＳＢ側に（２４７−ｋ′）ビッ
トのダミー系列Ｄを連結したものであることから、情報
多項式Ｃ（ｘ）と伝送情報多項式Ａ（ｘ）との間には、Ｃ（ｘ）＝Ａ（ｘ）・ｘ^{（２４７−ｋ′）} という関係が存することになる。従って伝送情報多項式
Ａ（ｘ）を生成多項式Ｇ（ｘ）で割ったときの剰余Ｒ
（ｘ）を用いて、情報多項式Ｃ（ｘ）を生成多項式Ｇ
（ｘ）で割ったときの剰余はＲ（ｘ）・ｘ^{（２４７−ｋ′）} として求めることができる。そしてこの計算式が示す操
作は検査系列ＲをＭＳＢ側へ（２４７−ｋ′）ビットの
シフトさせるものであるため、図９に示すように２５５
ビットの送信符号系列Ｖ′を形成するには、ｋ′ビット
の伝送情報系列ＡのＬＳＢ側に８ビットの検査系列Ｒを
連結し、さらにそのＬＳＢ側に（２４７−ｋ′）ビット
のダミー系列Ｄを連結すればよいということになる。と
ころがこのダミー系列Ｄは内容がすべて「０」であり、
その系列長も受信側において受信データ長から算出する
ことができるものであるため、上記フローチャートにお
いて示したように、ダミー系列Ｄについては送信せず、
ｋ′ビットの伝送情報系列Ａと、この伝送情報系列Ａに
ついての巡回演算によって形成した検査系列Ｒとを連結
して（ｋ′＋８）ビットの送信符号系列Ｖを形成し、こ
れを送信すればよいということになる。従って２５５ビ
ットの系列を送信する場合と比べると伝送効率が向上
し、また２４７ビットの情報系列について巡回演算を実
行する場合と比べると、はるかに処理時間が短縮された
ものとなる。なお上記ステップＳ１〜Ｓ３は符号化回路
部（符号化手段）１において実行されるのであるが、そ
の具体的な構成については後述する。

【００２１】図３は、受信側における伝送装置の動作を
示すフローチャートである。まずステップＳ１１では、
受信アンテナ８及び受信回路部６によって送信側から送
信された信号を受信し、これを２値のデジタル信号から
成る受信符号系列Ｕに変換する。次にステップＳ１２で
は、上記受信符号系列Ｕを表わす受信符号多項式Ｕ
（ｘ）を、送信側で用いたのと同じ生成多項式Ｇ（ｘ）
によって割り、その剰余Ｑ（ｘ）を求める。この割り算
も送信側における場合と同様、後述するシフトレジスタ
ＳＲ_１〜ＳＲ_８（図５参照）を用いた巡回演算によって
実行される。そしてステップＳ１３で上記剰余Ｑ（ｘ）
がゼロであるか否かを判断し、ゼロであれば受信符号系
列Ｕの中に誤りを生じたビットはないとして、この受信
側のルーチンを終了する。一方、剰余Ｑ（ｘ）がゼロで
なかった場合にはステップＳ１４に進み、送信側で送信
を省略したダミー系列Ｄが何ビットであったかを、２５
５から受信符号系列Ｕの系列長を引くことにより不足ビ
ット数として算出する。これによってこの不足ビット数
の系列長を有するダミー系列Ｄとして、不足系列を把握
することができる。そしてステップＳ１５では、ステッ
プＳ１２において未計算のままであった上記ダミー系列
Ｄについての割り算を追加して実行している。これによ
って（２４７−ｋ′）ビットの不足系列までを含んだ２
５５ビットの全長受信系列Ｕ′（図１０参照）を表わす
全長受信多項式Ｕ′（ｘ）を被除算項とし、生成多項式
Ｇ（ｘ）を除算項としたときの剰余をシンドロームＳ
（ｘ）として求めることができる。そしてこのシンドロ
ームＳ（ｘ）は上記したように受信符号系列Ｕに発生し
た誤りのビット位置と１対１に対応しているため、これ
を基にステップＳ１６では誤りを生じたビット位置を算
出し、ステップＳ１７でそのビットに対して「１」との
排他的論理和、すなわちｍｏｄ２の加算を行うことによ
って、ビットを反転して誤りを訂正し、このルーチンを
終了する。

【００２２】上記受信側の動作において、誤り訂正のた
めに求めるべきシンドロームＳ（ｘ）は、図１０に示す
上記全長受信多項式Ｕ′（ｘ）を生成多項式Ｇ（ｘ）で
割ることによって初めて得ることができるものである。
しかしながら送信側で形成した（ｋ′＋８）ビットの送
信符号系列Ｖを表わす送信符号多項式Ｖ（ｘ）は生成多
項式Ｇ（ｘ）で割り切れるのであるから、受信符号系列
Ｕに誤りが発生したか否かは、受信符号多項式Ｕ（ｘ）
が生成多項式Ｇ（ｘ）で割り切れるか否かによって判断
できる。従って誤りの検出に必要な巡回演算は（ｋ′＋
８）ビットの受信符号系列Ｕについて行えばよいことに
なり、伝送路９における伝送妨害が少なく誤りの発生が
少ない場合等には、これによって演算処理時間を短縮す
る構成とすることもできる。またこのようにして得た剰
余Ｑ（ｘ）がゼロでないときには、不足ビット数分につ
いての割り算を追加して実行し、シンドロームＳ（ｘ）
を求める必要がある。しかしながらこの場合、演算の対
象となる不足ビット数分の不足系列は、内容がすべて
「０」であることが既知のダミー系列Ｄであるから、剰
余Ｑ（ｘ）と不足ビット数とに対応して予め結果を計算
しておくことかできる。本実施例では後述のようにこの
計算結果をメモリ（記憶手段）に格納しておき、剰余Ｑ
（ｘ）と不足ビット数との入力に対して必要な結果、す
なわちシンドロームＳ（ｘ）を直ちに出力するような構
成としている。そしてこれによって誤り訂正をするため
のシンドロームＳ（ｘ）の演算処理時間の短縮を図って
いる。なお上記ステップＳ１２〜Ｓ１７の動作は復号化
回路部（復号化手段）２において実行されるが、その具
体的な構成については後述する。また上記のうちステッ
プＳ１２とステップＳ１３とが図１における誤り検出部
３に相当し、ステップＳ１４〜Ｓ１７が誤り訂正部４に
相当している。

【００２３】次に符号化回路部１の具体的な構成を、図
４に示す回路図に従って説明する。図４においてＳＲ
_１１〜ＳＲ_１８は、外部からのクロックパルスＣＫＳの
立ち上がりエッジに同期して入力端子の「０」または
「１」のデータを記憶し、これを出力端子に出力するシ
フトレジスタである。そして上記８個のシフトレジスタ
ＳＲ_１１〜ＳＲ_１８を環状に接続すると共に、生成多項
式Ｇ（ｘ）＝ｘ^８＋ｘ^４＋ｘ^３＋ｘ^２＋１に対応して、ｍｏｄ２の加算を行う４個の加算器ＸＯＲ
_１１〜ＸＯＲ_１４を設けている。これらの加算器ＸＯＲ
_１１〜ＸＯＲ_１４は、入力（ＡＩＮ）と第８シフトレジ
スタＳＲ_１８の出力とを入力とする第４加算器ＸＯＲ
_１４、及びこの第４加算器ＸＯＲ_１４の出力を一方の入
力とし、そして第４シフトレジスタＳＲ_１４の出力、第
３シフトレジスタＳＲ_１３の出力、第２シフトレジスタ
ＳＲ_１２の出力をそれぞれもう一方の入力とする第３〜
第１加算器ＸＯＲ_１３〜ＸＯＲ_１１である。そしてこれ
らのシフトレジスタＳＲ_１１〜ＳＲ_１８と加算器ＸＯＲ
_１４〜ＸＯＲ_１１とによって、生成多項式Ｇ（ｘ）によ
る割り算を巡回演算によって実行する巡回演算部が構成
されている。また同図においてＳＥＬ_２０はセレクタで
あり、その選択端子Ｓに「Ｌ」を与えたときには出力端
子Ｙが第１入力端子ＩＡと接続される一方、「Ｈ」を与
えたときには出力端子Ｙが第２入力端子ＩＢと接続され
るようになっている。そして上記第１入力端子ＩＡには
入力ＡＩＮが接続され、また第２入力端子ＩＢには第８
シフトレジスタＳＲ_１８の出力が接続され、さらに選択
端子Ｓには選択入力ＳＬが接続されている。そして出力
端子Ｙが出力ＶＯＵＴに接続されている。

【００２４】上記符号化回路部１においては、図６に示
すように選択入力ＳＬは初期値「Ｌ」としてセレクタＳ
ＥＬ_２０の選択端子Ｓに与えられ、またその第１入力端
子ＩＡには伝送情報系列ＡがＭＳＢから順に入力され
る。するとセレクタＳＥＬ_２０の第１入力端子ＩＡと出
力端子Ｙとが接続されているため、出力端子Ｙからは入
力された伝送情報系列ＡがそのままＭＳＢから出力され
る。一方、伝送情報系列Ａは、初期状態ですべてのシフ
トレジスタＳＲ_１１〜ＳＲ_１８の記憶内容が「０」にク
リアされた巡回演算回路にも順次ＭＳＢから入力されて
いく。同図では伝送情報系列Ａが１３６ビットの系列長
を有するものである場合について示している。この場合
には１３６番目のクロックパルスＣＫＳの立ち上がりエ
ッジにおいて、すべての伝送情報系列Ａが巡回演算回路
に入力されることになるが、同時にこのときシフトレジ
スタＳＲ_１８〜ＳＲ_１１に記憶された８ビットの系列が
検査系列Ｒとなっている。そこで１３７番目のクロック
パルスＣＫＳの立ち上がりエッジに同期して選択入力Ｓ
Ｌを「Ｈ」とする一方、入力ＡＩＮには以降「０」を与
え続ける。すると出力ＶＯＵＴには、伝送情報系列Ａの
ＬＳＢに引き続いて上記検査系列ＲがＭＳＢから順次に
出力されるようになり、１４５番目のクロックパルスＣ
ＫＳの立ち上がりエッジに同期して入力ＳＬを「Ｌ」と
することにより、１４４ビットの送信符号系列Ｖが出力
ＶＯＵＴより出力されることとなる。このことからも明
らかなように、従来であれば２５６番目のクロックパル
スＣＫＳの立ち上がりエッジまで必要であった巡回演算
に要する時間が、この実施例では伝送情報系列Ａの系列
長に従って短縮されていることが分かる。

【００２５】次に図５は、復号化回路部２の具体的構成
を示す回路図である。この復号化回路部２においても上
記符号化回路部１と同様、８個のシフトレジスタＳＲ_１
〜ＳＲ_８と４個のｍｏｄ２の加算器ＸＯＲ_１〜ＸＯＲ_４
とを有する巡回演算回路が構成され、生成多項式Ｇ
（ｘ）による割り算が行えるようになっている。この復
号化回路部２の巡回演算回路が上記符号化回路部１のも
のと異なるのは、第１〜第３加算器ＸＯＲ_１〜ＸＯＲ_３
の接続、及び各シフトレジスタＳＲ_１〜ＳＲ_８の入力側
に第１〜第８セレクタＳＥＬ_１〜ＳＥＬ_８が介設されて
いることである。この巡回演算回路では、第１〜第３加
算器ＸＯＲ_１〜ＸＯＲ_３の一方の入力、すなわち符号化
回路部１ではその第４加算器ＸＯＲ_１４（図４参照）の
出力と接続されていた側の入力が、第８シフトレジスタ
ＳＲ_８の出力と接続されている。そして上記各セレクタ
ＳＥＬ_１〜ＳＥＬ_８は、符号化回路部１で用いたものと
同じ機能を有するものであり、その第１入力端子ＩＡが
前段のシフトレジスタＳＲ_１〜ＳＲ_８の出力又は加算器
ＸＯＲ_１〜ＸＯＲ_４の出力に接続される一方、第２入力
端子ＩＢは後述する第５シフトテーブルＣＹ_５の出力Ｔ
Ｂ_１−８に接続されている。またすべてのセレクタＳＥ
Ｌ_１〜ＳＥＬ_８の選択端子Ｓには切替入力ＬＳからの入
力値が与えられるようになっている。

【００２６】同図においてＣＹ_１〜ＣＹ_５は、第１〜第
８シフトレジスタＳＲ_１〜ＳＲ_８に記憶された剰余系列
Ｑに基づいてシンドローム系列Ｓを出力する第１〜第５
シフトテーブルである。それぞれのシフトテーブルＣＹ
_１〜ＣＹ_５は、第１シフトテーブルＣＹ_１に代表させて
図に示すように、入力した８ビットのアドレス値Ｔ
_１−８に対応し、そのアドレス値を上記巡回演算回路で
ｎクロック分巡回させたときに得られる８ビットの値を
出力するメモリ（記憶手段）ＲＯＭ_１と、シフトテーブ
ルＣＹ_１の出力として上記メモリＲＯＭ_１の出力値と巡
回させる前の値Ｔ_１−８とを選択するための８ビットセ
レクタＭＰＸ_１とから構成されている。なおこの８ビッ
トセレクタＭＰＸ_１は、セレクタＳＥＬ_１と同じ機能を
有するものを８個並列に設けて構成されたものである。
そして上記ｎの値は、第１シフトテーブルＣＹ_１では
「１×８」、第２シフトテーブルＣＹ_２では「２×
８」、第３シフトテーブルＣＹ_３では「４×８」、第４
シフトテーブルＣＹ_４では「８×８」、第５シフトテー
ブルＣＹ_５では「７」となっている。従って不足数入力
Ｓ_４−０を「０００００」から「１１１１１」まで切り
替えることにより、剰余Ｑ（ｘ）に対応してシフトレジ
スタＳＲ_８〜ＳＲ_１に記憶された８ビットの剰余系列Ｑ
を、０クロック分巡回させたものから、１２７クロック
分巡回させたものまで、８クロックきざみでシンドロー
ムＳ（ｘ）に対応するシンドローム系列Ｓとして得るこ
とができるようになっている。

【００２７】また同図においてＮＯＲは、８入力ＮＯＲ
ゲートであり、その入力側がシフトレジスタＳＲ_１〜Ｓ
Ｒ_８の出力Ｔ_１−８に接続されている。このとき第１シ
フトレジスタＳＲ_１の出力Ｔ_１についてはインバータＩ
ＮＶが介設されているので、シフトレジスタＳＲ_１〜Ｓ
Ｒ_８の出力Ｔ_１−８が「１０００００００」であったと
きに、このゲートＮＯＲは「１」を出力するようになっ
ている。また同図におけるＶＳＲは可変シフトレジスタ
であり、シフト量入力ＳＢの値に従って１２８〜２４８
クロック分の遅延が可能な素子である。そしてＸＯＲ
_１０は、入力ＵＩＮから入力されて上記可変レジスタＶ
ＳＲで遅延された受信符号系列Ｕを、ゲートＮＯＲから
出力された信号によって反転するためのｍｏｄ２加算器
である。

【００２８】次に上記復号化回路部２の動作について、
図７のタイムチャートを用いて説明する。なお受信符号
系列Ｕについては、送信された１４４ビットの上記送信
符号系列Ｖを受信したものとする。まず初期状態とし
て、シフトレジスタＳＲ_１〜ＳＲ_８はすべて記憶内容が
「０」にクリアされている。そして切替入力ＬＳを
「Ｌ」として、系列入力ＵＩＮより１４４ビットの受信
符号系列ＵをＭＳＢから入力する。そして上記入力に従
って巡回演算を行い、１４４番目のクロックパルスＣＫ
Ｒの立ち上がりエッジで受信符号系列ＵのＬＳＢが入力
されたとき、各シフトレジスタＳＲ_１〜ＳＲ_８には剰余
Ｑ（ｘ）に対応する８ビットの剰余系列Ｑが記憶されて
いる。一方、受信符号系列Ｕは１４４ビットであったた
め、不足ビット数は１１１ビットということになる。そ
こで不足数入力Ｓ_４−０をこれに従って「１１１０１」
とすると、第１シフトテーブルＣＹ_１に入力された８ビ
ットの剰余系列Ｑに対し、シンドロームＳ（ｘ）に対応
するシンドローム系列Ｓが第５シフトテーブルＣＹ_５か
ら出力される。従ってこの間切替入力ＬＳを「１」とし
ておけば、次の１４５番目のクロックパルスＣＫＲの立
ち上がりエッジでシンドローム系列Ｓがシフトレジスタ
ＳＲ_１〜ＳＲ_８に記憶されることになる。従来例の復号
化回路部において、同様のシンドローム系列Ｓを得るに
は２５５パルスが必要であったことと比較すると、演算
処理時間が短縮されていることが明らかである。また受
信符号系列Ｕが１４４ビットであったので、可変シフト
レジスタＶＳＲのシフト量入力ＳＢには、１４５ビット
分の遅延を行うための信号を入力する。そして系列入力
ＵＩＮを強制的に「０」としたままさらに巡回演算を行
うことにより、シンドローム系列Ｓから誤り訂正パター
ンが形成され、可変シフトレジスタＶＳＲから出力され
る受信符号系列Ｕの誤りに同期して、上記訂正パターン
が「１０００００００」となるのに従い、加算器ＸＯＲ
_１０でそのビットが反転されて正常な伝送情報系列Ａが
出力ＡＯＵＴから出力される。ところで図３のフローチ
ャートでは、ステップＳ１３で剰余Ｑ（ｘ）がゼロか否
かを判断して分岐するようになっている。しかしながら
剰余Ｑ（ｘ）がゼロであれば、剰余Ｑ（ｘ）がゼロでな
くて誤り訂正を行う場合の動作、すなわちステップＳ１
４からステップＳ１７までをそのまま実行するようにし
ても、結局シンドロームＳ（ｘ）もゼロとなるので、ど
のビットについても反転させない動作を行わせることが
できる。このようにすると、誤りが発生しなかった場合
にも発生した場合と同じだけの処理時間が必要となる
が、判断及び分岐等の動作を行う回路が不要となって構
成を簡素なものとすることができるので、本実施例では
そのような構成を採用している。

【００２９】上記回路においてシフトテーブルＣＹ_１〜
ＣＹ_５を８クロック分毎に（第５シフトテーブルＣＹ_５
は端数分として７クロック分）構成したのは、伝送符号
系列Ａをバイト単位で可変としたため、不足ビット数が
バイト単位でのみ変化するからである。そしてこのよう
な構成とすることにより、シフトテーブルＣＹ_１〜ＣＹ
_５として必要となるメモリの容量を減少させ、簡素な構
成となっている。さらに生成多項式Ｇ（ｘ）として検査
系列Ｒが８ビットとなるものを選択して用いているの
で、巡回演算回路、上記メモリ等が８ビット単位で構成
でき、特別な部品等を使用することなくコストダウンを
図ることができる。

【００３０】以上にこの発明の具体的な実施例について
説明したが、この発明は上記実施例に限定されるもので
はなく、この発明の範囲内で種々変更して実施すること
ができる。例えば上記実施例では（２５５、２４７）１
ビット誤り訂正ＢＣＨ符号を用いたが、多重誤り訂正巡
回符号であれば他の生成多項式Ｇ（ｘ）による符号を用
いることができる。また上記符号化回路部１、復号化回
路部２の構成は一例であって、同様の機能を有する他の
構成とすることも可能である。例えば高速演算機能を有
するようなマイクロコンピュータ等のソフトウエアで構
成しても実施は可能であり、また本発明の効果を得るこ
とができる。

【００３１】

【発明の効果】上記請求項１の伝送装置では、情報系列
のうち伝送情報系列についてのみ符号化巡回演算を行っ
ている。従って演算処理が簡素化してその処理時間を短
縮することが可能となる。また送信符号系列を伝送情報
系列と検査系列とから形成しているので、伝送する信号
長が短縮され、これによって伝送効率を向上させること
が可能となる。また上記伝送装置では、短縮化された受
信符号系列についてのみ復号化処理を行うので、簡素な
演算処理によって誤りの検出が可能であり、処理時間を
短縮することが可能となる。さらに上記伝送装置では、
誤り訂正のために必要な復号化演算処理の一部を記憶手
段から読み出すことによって行っているので、演算処理
が高速化され、処理時間を短縮することが可能となる。

【００３２】

【００３３】

【００３４】請求項２の伝送装置では、バイト単位で変
化する不足系列に対して記憶手段を備えればよいので、
その記憶容量を減少させることができ、コストダウンを
図ることが可能であると共に実施を容易とすることが可
能となる。

【図面の簡単な説明】

【図１】この発明の伝送装置の一実施例を示すブロック
図である。

【図２】上記実施例の送信側の動作を示すフローチャー
トである。

【図３】上記実施例の受信側の動作を示すフローチャー
トである。

【図４】上記実施例の符号化回路部の回路図である。

【図５】上記実施例の復号化回路部の回路図である。

【図６】符号化回路部の動作を示すフローチャートであ
る。

【図７】復号化回路部の動作を示すフローチャートであ
る。

【図８】上記実施例における伝送情報系列と情報系列と
を比較する説明図である。

【図９】上記実施例における全長送信系列と送信符号系
列とを比較する説明図である。

【図１０】上記実施例における受信符号系列と全長受信
符号系列とを比較する説明図である。

【図１１】従来例における各信号の構造を示す説明図で
ある。

【符号の説明】

１符号化回路部２復号化回路部９伝送路Ａ伝送情報系列Ｃ情報系列Ｓシンドローム系列Ｒ検査系列Ｄダミー系列Ｑ剰余系列Ｅ誤り系列Ｖ送信符号系列Ｕ受信符号系列

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 - 13/53 H04L 1/00

Claims

(57)【特許請求の範囲】

【請求項１】系列長が可変な伝送情報系列（Ａ）を含
む情報系列（Ｃ）に対し、ＢＣＨ符号等の多重誤り訂正
巡回符号の生成多項式（Ｇ（ｘ））を用いた符号化巡回
演算を行うことによって検査系列（Ｒ）を形成すると共
に、この検査系列（Ｒ）と上記伝送情報系列（Ａ）とを
含む多重誤り訂正可能な送信符号系列（Ｖ）を形成する
符号化手段（１）を備えた伝送装置において、上記符号
化手段（１）は、上記情報系列（Ｃ）のうち伝送情報系
列（Ａ）についてのみ符号化巡回演算を行うことによっ
て検査系列（Ｒ）を形成すると共に、この検査系列
（Ｒ）と上記伝送情報系列（Ａ）とから送信符号系列
（Ｖ）を形成し、また上記送信符号系列（Ｖ）に、伝送
路（９）等で発生する誤り系列（Ｅ）を付加して形成さ
れた受信符号系列（Ｕ）に基づいて、上記伝送情報系列
（Ａ）を復元する復号化手段（２）を備え、この復号化
手段（２）は、伝送情報系列（Ａ）と検査系列（Ｒ）と
からなる送信符号系列（Ｖ）に伝送路（９）等で発生し
た誤り系列（Ｅ）を付加して成る受信符号系列（Ｕ）に
ついて上記生成多項式（Ｇ（ｘ））を用いた復号化巡回
演算を行うことによって得た剰余系列（Ｑ）により、受
信符号系列（Ｕ）に誤り系列（Ｅ）が付加されているか
否かを検出し、さらに上記復号化手段（２）は、符号化
手段（１）において情報系列（Ｃ）のうち送信符号系列
（Ｖ）に含まれなかった部分を不足系列（Ｄ）として把
握すると共に、上記剰余系列（Ｑ）と不足系列（Ｄ）と
から求められるシンドローム系列（Ｓ）を予め記憶した
記憶手段を備え、誤り訂正に用いるシンドローム系列
（Ｓ）を形成するために上記不足系列（Ｄ）に対して必
要となる復号化演算処理については、上記記憶手段から
シンドローム系列（Ｓ）を読み出すことによって行うよ
うにしたことを特徴とする伝送装置。
【請求項２】上記伝送情報系列（Ａ）の系列長は、バ
イト単位で可変であることを特徴とする請求項１の伝送
装置。