JP3253381B2

JP3253381B2 - 誤り訂正回路

Info

Publication number: JP3253381B2
Application number: JP33272292A
Authority: JP
Inventors: 和正小林; 希一小林; 秀樹国分; 繁樹森山; 徹黒田
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 1992-12-14
Filing date: 1992-12-14
Publication date: 2002-02-04
Anticipated expiration: 2017-02-04
Also published as: JPH06181442A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は誤り訂正回路に係わり、
特に、多数決論理復号可能な巡回符号の復号回路におい
て、誤り判定信号が誤り発生の時刻から遅延して計算さ
れることを許容することにより、シンドロームレジスタ
への帰還ループにパイプライン処理を導入可能とし、こ
れによって高速に誤り訂正が行えるようにし、安価で高
速なディジタル伝送用復号装置を実現し得る誤り訂正回
路に関する。

【０００２】［発明の概要］本発明は符号長ｎ、情報ビ
ット数ｋなる組織り符号の誤り訂正回路に関するもの
で、特に、多数決論理符号可能な巡回符号の復号回路に
おいて、シンドロームレジスタおよびバッファレジスタ
の双方へ誤り判定信号を遅延させて帰還させることによ
り、高速に誤り訂正を行うことができるようにしたもの
である。

【０００３】

【従来の技術】多数決論理復号可能な巡回符号の誤り訂
正回路として、従来、図４に示す回路が知られている。

【０００４】この図に示す誤り訂正回路は、シンドロー
ムレジスタ回路１０１と、誤り判定回路１０２と、スイ
ッチ回路１０３と、バッファレジスタ回路１０４と、モ
ジュロ２加算器１０５とを備えており、信号入力端子１
０６から入力された情報、すなわち符号長ｎ、情報ビッ
ト長ｋの被訂正データをスイッチ回路１０３によって選
択し、バッファレジスタ回路１０４によって順次、取り
込んでシフトさせるとともに、シンドロームレジスタ回
路１０１によって順次、取り込んでシフトさせながら、
誤り判定回路１０２によって誤りの有無を検出し、この
検出内容に基づいてバッファレジスタ回路１０４のデー
タ誤りおよびシンドロームレジスタ回路１０１のデータ
誤りを訂正させる。

【０００５】シンドロームレジスタ回路１０１は、モジ
ュロ２加算器１０７や遅延素子（例えば、レジスタ）１
０８によって構成される（ｎ−ｋ）段のシンドロームレ
ジスタ１１０_-1〜１１０_-(n-k)によって構成されてお
り、前記信号入力端子１０６を介して供給される被訂正
データ中の符号を取り込むとともに、この符号と前記誤
り判定回路１０２からの帰還信号（誤り判定信号）とを
モジュロ２加算してこれを訂正し、さらにさらに最終段
のシンドロームレジスタ１１０_-(n-k)からの信号と前段
のシンドロームレジスタ１１０_-1〜１１０_-(n-k-1)から
出力される符号Ｓ₀〜Ｓ_(n-k-2)とをモジュロ２加算し
てこれを訂正しながら、各シンドロームレジスタ１１０
_-1〜１１０_-(n-k)によって訂正済みの符号を取り込む。
以下、この動作を繰り返しながら、各シンドロームレジ
スタ１１０_-1〜１１０_-(n-k)から出力される符号Ｓ₀〜
Ｓ_(n-k-1)を誤り判定回路１０２に供給する。

【０００６】誤り判定回路１０２は、図５に示す如く前
記シンドロームレジスタ回路１０１を構成する各シンド
ロームレジスタ１１０_-1〜１１０_-(n-k)から出力される
符号Ｓ₀〜Ｓ_(n-k-1)を取り込んで複合パリティ検査和
Ａ₁〜Ａ_Cを演算する複合パリティ検査和算出回路１１
１と、この複合パリティ検査和算出回路１１１から出力
される各複合パリティ検査和Ａ₁〜Ａ_Cの中から論理値
“１”を有するものの数を計数する総和回路１１２と、
この総和回路１１２から出力される総和の値（計数結
果）と予め設定されているしきい値とを比較して帰還信
号を生成する比較回路１１３とを備えている。

【０００７】そして、前記シンドロームレジスタ回路１
０１を構成する各シンドロームレジスタ１１０_-1〜１１
０_-(n-k)から出力される符号Ｓ₀〜Ｓ_(n-k-1)を取り込
んで複合パリティ検査和Ａ₁〜Ａ_Cを演算した後、これ
ら複合パリティ検査和Ａ₁〜Ａ_Cの中から論理値“１”
を有するものの数を計数するとともに、この計数結果と
予め設定されているしきい値とを比較して帰還信号を生
成し、これを前記シンドロームレジスタ回路１０１を構
成する初段のシンドロームレジスタ１１０_-1と、前記モ
ジュロ２加算器１０５とに帰還する。

【０００８】また、スイッチ回路１０３は、複数回、例
えばＮ回の誤り訂正操作を繰り返す場合を想定して付加
されているスイッチであり、被訂正データが入力されて
いる間は、バッファレジスタ回路１０４およびシンドロ
ームレジスタ回路１０１のデータ転送を単位として、ｎ
単位時間の間、第１入力端子に入力されているデータを
選択し、その後のＮ×ｎ単位時間の間、第２入力端子に
入力されているデータを選択し、これらの選択動作によ
って得られたデータをバッファレジスタ回路１０４に供
給する。

【０００９】バッファレジスタ回路１０４は、遅延素子
１１４によって構成されるｎ段のバッファレジスタ１１
５_-1〜１１５_-nを備えており、前記スイッチ回路１０３
から出力される被訂正データを取り込むとともに、これ
を順次、シフトしてモジュロ２加算器１０５に供給す
る。

【００１０】モジュロ２加算器１０５は、前記バッファ
レジスタ回路１０４から出力される被訂正データと前記
誤り判定回路１０２から出力される帰還信号とをモジュ
ロ２加算して前記被訂正データ中の誤りを訂正し、これ
を信号出力端子１１６から出力するとともに、前記スイ
ッチ回路１０３の第２入力端子に帰還する。

【００１１】そして、この誤り訂正回路では、ある時点
のシンドロームレジスタ回路１０１の内容から判断して
その時点の入力データが誤っていると判断されたとき、
誤り判定回路１０２によってこれを検出してバッファレ
ジスタ回路１０４の入力（初段＝出力段）に直ちに誤り
判定信号を帰還してモジュロ２加算操作により入力デー
タの誤り訂正を行なうと同時に、シンドロームレジスタ
回路１０１の入力へも、同様の帰還を施してシンドロー
ムレジスタ回路１０１内の誤り訂正を行なう。

【００１２】

【発明が解決しようとする課題】ところで、このような
従来の誤り訂正回路においては、次に述べるような問題
があった。

【００１３】すなわち、誤り訂正の動作速度の上限を規
定する最長信号遅延経路（以下、クリティカルパスと呼
ぶ）は、シンドロームレジスタ回路１０１内の各シンド
ロームレジスタ１１０_-1〜１１０_-(n-k)の出力端子から
誤り判定回路１０２を経て、再び１段目にあるシンドロ
ームレジスタ１１０_-1の入力端へ戻る信号経路（以下、
帰還ループと呼ぶ）である。

【００１４】そして、各シンドロームレジスタ１１０_-1
〜１１０_-(n-k)を構成する各遅延素子１０８のセットア
ップ時間とホールド時間が、これらの各遅延素子１０８
によらないものとすると、クリティカルパスの遅延時間
（遅延素子１０８の遅延時間＋誤り判定回路１０２の遅
延時間＋モジュロ２加算器１０７の遅延時間＋遅延素子
１０８のセットアップ時間）の逆数で決まる周波数以上
のクロックでこの種の誤り訂正回路を安定に動作させる
ことは困難である。

【００１５】特に、符号長ｎが１０５７を超える完全差
集合巡回符号の復号回路では、クリティカルパスの遅延
時間に占める誤り判定回路１０２の遅延が支配的とな
り、このままで高速復号を行うことは困難であるという
問題があった。

【００１６】本発明は上記の事情に鑑み、帰還ループ内
の誤り判定信号を発生する誤り判定回路を適当な段数に
分割し、その間にパイプライン処理用の順序回路を挿入
してクリティカルパス遅延を短縮することにより、誤り
判定信号の帰還ループの遅延を許容し、これによって誤
り訂正回路全体の動作周波数を著しく向上させることが
できる誤り訂正回路を提供することを目的としている。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに本発明による誤り訂正回路は、多数決論理復号可能
な巡回符号の復号回路で使用される誤り訂正回路におい
て、順次接続された複数のシンドロームレジスタによっ
て構成され、被訂正データの符号を取り込んで、順次、
シフトするシンドロームレジスタ回路と、順次接続され
た複数のバッファレジスタによって構成され、前記被訂
正データを取り込んで、順次、シフトするバッファレジ
スタ回路と、シンドロームレジスタ回路の各シンドロー
ムレジスタから出力される符号を取り込むとともに、前
記シンドロームレジスタ回路およびバッファレジスタ回
路におけるデータ転送時間間隔を一単位とし、前記シン
ドロームレジスタ回路の内容が確定した時点から数えて
ｍ単位後（ｍは正整数）に誤り判定信号を出力して前記
シンドロームレジスタ回路を構成する（ｍ＋１）段目の
シンドロームレジスタと前記バッファレジスタ回路を構
成する（ｍ＋１）段目のバッファレジスタに帰還するｍ
単位時間遅延出力型の誤り判定回路とを備えたことを特
徴としている。

【００１８】

【作用】上記の構成において、シンドロームレジスタ回
路によって、被訂正データの符号が取り込まれて、順
次、シフトされるとともに、バッファレジスタ回路によ
って前記被訂正データが取り込まれて、順次、シフトさ
れる一方、ｍ単位時間遅延出力型の誤り判定回路によっ
て前記シンドロームレジスタ回路の各シンドロームレジ
スタから出力される符号が取り込まれるとともに、前記
シンドロームレジスタ回路およびバッファレジスタ回路
におけるデータ転送時間間隔を一単位とし、前記シンド
ロームレジスタ回路の内容が確定した時点から数えてｍ
単位後（ｍは正整数）に誤り判定信号が出力されて前記
シンドロームレジスタ回路を構成する（ｍ＋１）段目の
シンドロームレジスタと前記バッファレジスタ回路を構
成する（ｍ＋１）段目のバッファレジスタに帰還され
る。

【００１９】

【実施例】図１は本発明による誤り訂正回路の一実施例
を適用し、符号長ｎ、情報ビット長ｋなる巡回符号のた
めのｍ単位時間遅延訂正型の誤り訂正回路の一例を示す
ブロック図である。

【００２０】この図に示す誤り訂正回路は、シンドロー
ムレジスタ回路１と、誤り判定回路２と、スイッチ回路
３と、バッファレジスタ回路４とを備えており、信号入
力端子５から入力された情報、すなわち符号長ｎ、情報
ビット長ｋの被訂正データをスイッチ回路３によって選
択し、バッファレジスタ回路４によって順次、取り込ん
でシフトさせるとともに、シンドロームレジスタ回路１
によって順次、取り込んでシフトさせながら、誤り判定
回路２によって誤りの有無を検出し、この検出内容に基
づいてバッファレジスタ回路４のデータ誤りおよびシン
ドロームレジスタ回路１のデータ誤りを訂正させる。

【００２１】シンドロームレジスタ回路１は、モジュロ
２加算器６および遅延素子（例えば、レジスタ）７によ
って構成される（ｎ−ｋ）段のシンドロームレジスタ８
_-1〜８_-(n-k)によって構成されており、初段のシンドロ
ームレジスタ８_-1によって前記信号入力端子５を介して
供給される被訂正データ中の符号を取り込むとともに、
各シンドロームレジスタ８_-2〜８_-(n-k)によって前段の
シンドロームレジスタ８_-1〜８_-(n-k-1)から出力される
符号と、最終段のシンドロームレジスタ８_-(n- _k)からの
信号とをモジュロ２加算してこれを訂正し、さらに（ｍ
＋１）段目のシンドロームレジスタ８_-(m+1)によって前
段のシンドロームレジスタ８_-mから出力される符号と前
記誤り判定回路２からの帰還信号（誤り判定信号）とを
モジュロ２加算してこれを訂正しながら、各シンドロー
ムレジスタ８_-1〜８_-(n-k)によって訂正済みの符号を取
り込む。以下、この動作を繰り返しながら、各シンドロ
ームレジスタ８_-1〜８_-(n-k)から出力される符号Ｓ₀〜
Ｓ_(n-k-1)を誤り判定回路２に供給する。

【００２２】また、スイッチ回路３は、複数回、例えば
Ｎ回の誤り訂正操作を繰り返す場合を想定して付加され
ているスイッチであり、被訂正データが入力されている
間は、バッファレジスタ回路４およびシンドロームレジ
スタ回路１のデータ転送を単位として、（ｎ＋ｍ）単位
時間の間、第１入力端子に入力されているデータを選択
し、その後のＮ×（ｎ＋ｍ）単位時間の間、第２入力端
子に入力されているデータを選択し、これらの選択動作
によって得られたデータをバッファレジスタ回路４に供
給する。

【００２３】バッファレジスタ回路４は、遅延素子（例
えば、レジスタ）９によって構成されるｍ段のバッファ
レジスタ１０_-1〜１０_-mと、モジュロ２加算器１１およ
び遅延素子９によって構成される１段のバッファレジス
タ１０_-(m+1)と、遅延素子（例えば、レジスタ）９によ
って構成される（ｎ−１）段のバッファレジスタ１０
_-(m+2)〜１０_-(n+m)とを備えており、前記スイッチ回路
３から出力される被訂正データを取り込み、これを順
次、シフトしながら、（ｍ＋１）段目にあるバッファレ
ジスタ１０_-(m+1)によって前段のバッファレジスタ１０
_-mから出力される被訂正データと前記誤り判定回路２か
ら出力される帰還信号とをモジュロ２加算して前記被訂
正データ中の誤りを訂正し、これを信号出力端子１２か
ら出力するとともに、次段のバッファレジスタ１０
_-(m+2)に供給し、さらに最終段のバッファレジスタ１０
_-(n+m)から出力される被訂正データを前記スイッチ回路
３の第２入力端子に帰還する。

【００２４】また、誤り判定回路２は、図２に示す如く
複合パリティ検査和算出回路１３と、総和回路１４と、
制御回路１５と、比較回路１６とを備えており、前記シ
ンドロームレジスタ回路１を構成する各シンドロームレ
ジスタ８_-1〜８_-(n-k)から出力される符号Ｓ₀〜Ｓ
_(n-k-1)を取り込んで複合パリティ検査和Ａ₁〜Ａ_Cを
演算した後、これら複合パリティ検査和Ａ₁〜Ａ_Cの中
から論理値“１”を有するものの数を計数するととも
に、前記複合パリティ検査和Ａ₁〜Ａ_Cとそのときの帰
還信号とに基づいて制御信号を生成し、さらにこの制御
信号と前記計数結果を加算した値と、予め設定されてい
るしきい値とを比較して帰還信号を生成し、これを前記
シンドロームレジスタ回路１を構成する（ｍ＋１）段目
のシンドロームレジスタ８_-(m+1)と、前記バッファレジ
スタ回路４を構成する（ｍ＋１）段目のバッファレジス
タ１０_-(m+1)とに帰還する。

【００２５】複合パリティ検査和算出回路１３は、前記
シンドロームレジスタ回路１内の各シンドロームレジス
タ８_-1〜８_-(n-k)から出力される符号Ｓ₀〜Ｓ_(n-k-1)
を取り込むとともに、これらの各符号Ｓ₀〜Ｓ_(n-k-1)
に固有の複合パリティ検査和Ａ₁〜Ａ_C（ｎ＝１０５
７、ｋ＝８１３なる完全差集合巡回符号を例にとると、
その複合パリティ検査和Ａ₁〜Ａ₃₃は、表１〜３で示す
如く各シンドロームレジスタ８_-1〜８_-(n-k)の内容と関
連づけられている）を算出し、これを総和回路１４と、
制御回路１５とに供給する。

【００２６】

【表１】

【表２】

【表３】総和回路１４は、前記複合パリティ検査和算出回路１３
から出力される各複合パリティ検査和Ａ₁〜Ａ_C（ｎ＝
１０５７、ｋ＝８１３なる完全差集合巡回符号を例にと
ると、３３ビットの２値データとして出力される）の中
から、論理値“１”を有するものの数を計数し、この計
数結果を比較回路１６に供給する。

【００２７】また、制御回路１５は、前記比較回路１６
から誤り判定信号が出力されていない状態（誤り判定信
号αとして、論理値”０”が出力されているものと仮定
する）では、“α＝０”の制御信号を生成し、これを前
記比較回路１６に供給する。そして、前記比較回路１６
から誤り判定信号が出力されると、前記複合パリティ検
査和算出回路１３から出力される特定の複合パリティ検
査和とを取り込むとともに、予め設定されている修正
表、例えばｎ＝１０５７、ｋ＝８１３なる完全差集合巡
回符のときには、表４に示す修正表に基づいて前記複合
パリティ検査和に対応し、複合パリティ検査和の総和を
増減させる値αとして“＋１”または“−１”の制御信
号を生成するとともに、この制御信号をｍ単位時間遅延
させて前記比較回路１６に供給する。

【００２８】

【表４】比較回路１６は、前記総和回路１４から出力される総和
の値（計数結果β）と、前記制御回路１５から出力され
る制御信号の値αとを取り込むとともに、これらを加算
してこの加算値と、予め設定されているしきい値γとを
比較して、α＋β＞γのとき、論理値”１”を生成し、
またα＋β≦γのとき、論理値”０”を生成してこれを
誤り判定信号として前記シンドロームレジスタ回路１を
構成する（ｍ＋１）段目のシンドロームレジスタ８
_-(m+1)と、前記バッファレジスタ回路４を構成する（ｍ
＋１）段目のバッファレジスタ１０_-(m+1)とに帰還す
る。

【００２９】次に、図３に示すタイミングチャートを参
照しながら、この実施例の誤り訂正動作を説明する。な
お、この図３は、ｍ＝５の場合である。

【００３０】まず、時刻０において誤りが発生したもの
とすると、誤り判定回路２によってこれが検出されてｍ
単位時間後の時刻ｍで誤り判定信号がアクティブとな
り、これによって時刻（ｍ＋１）にシンドロームレジス
タ回路１の内容が初めて訂正される。

【００３１】この結果、シンドロームレジスタ回路１を
構成する各シンドロームレジスタ８_-1〜８_-(n-k)のう
ち、初段から数えてｍ段目以前のシンドロームレジスタ
８_-1〜８_-5から出力される符号Ｓ₀、Ｓ₁、Ｓ₂、
Ｓ₃、Ｓ₄が誤りを含んだまま転送される。

【００３２】このため、図５に示す通常の誤り判定回路
（または誤り判定方法）では、誤り判定が行われてから
ｍ単位時間期間（図３の〜）の誤り判定では、誤り
判定回路の判定結果をそのまま適用することはできな
い。

【００３３】例えば、表１〜表３に示すに如く誤りが発
生した直後（時刻１）の符号Ｓ₀の値は、時刻６で誤り
判定に用いられる複合パリティ検査和Ａ₁〜Ａ₃₃の中の
複合パリティ検査和Ａ₂を誤らせている。

【００３４】このため、本発明で使用される誤り判定回
路２では、制御回路１５によって時刻１での複合パリテ
ィ検査和Ａ₂を記憶しておき、その値が論理値“０”で
あったならば、本来の複合パリティ検査和Ａ₂が論理値
“１”であったものと推定し、仮にこのような状況が発
生した場合には、総和回路１４の出力を“１”だけ増加
させるために“α＝１”を示す制御信号を生成し、時刻
６でこれを比較回路１６に供給して、各時刻における誤
り判定を正しく修正させる。

【００３５】また逆に、時刻１での複合パリティ検査和
Ａ₂の値が“１”であったならば、制御回路１５は“α
＝−１”を示す制御信号を生成し、時刻６でこれを比較
回路１６に供給して各時刻における誤り判定を正しく修
正させる。

【００３６】また、符号Ｓ₁、Ｓ₂に誤りがある場合、
それぞれ時刻２および時刻３で計算される複合パリティ
検査和Ａ₃を誤らせているので、それぞれ時刻２および
時刻３における複合パリティ検査和Ａ₃の値を記憶して
おけば、時刻７および時刻８での誤り判定を正しく行う
ことができる。

【００３７】同様に、符号Ｓ₃に誤りがあれば、時刻４
の複合パリティ検査和Ａ₄を誤らせ、また符号Ｓ₄に誤
りがあれば、時刻５の複合パリティ検査和Ａ₂₆を誤らせ
ることから、それぞれ時刻９と時刻１０で同様の修正を
行なう。

【００３８】しかしながら、この場合、誤りは、ｍ単位
時間期間に１つのみとは限らないことから、ある時刻に
おいて、上述した修正補正を行うための制御信号の値α
は、その時刻に影響を及ぼす全ての誤り判定信号が単一
の誤りであるとして表４から求めた個々の制御信号を、
全て代数的に加算したものとならねばならない。

【００３９】ただし、同一の複合パリティ検査和に偶数
個のシンドロームが含まれている場合（ここに示した例
では、複合パリティ検査和Ａ₃は、符号Ｓ₁および符号
Ｓ₂という２つのシンドロームの影響を受けている）、
その影響は排他的であって、これらが全て同時に誤る場
合を考慮する必要はない。

【００４０】以上のことから、制御回路１５は、この例
の場合には、上記の判断基準に基づいて、−４≦Ａ≦４
を発生する回路となる。

【００４１】このように、この実施例においては、帰還
ループ内の誤り判定信号を発生する誤り判定回路２を適
当な段数に分割し、その間にパイプライン処理用の順序
回路を挿入してクリティカルパス遅延を短縮するように
したので、誤り判定信号の帰還ループの遅延を許容し、
これによって誤り訂正回路全体の動作周波数を著しく向
上させることができる。

【００４２】また、上述した実施例においては、制御回
路１５によって表４に示す値αの制御信号を生成して総
和回路１４から出力される総和の値βを修正するように
しているが、このような制御信号に代えて表５に示すよ
うに、比較回路１６に入力されるしきい値の値γを修正
するようにしても、上述した実施例と同様な効果を得る
ことができる。

【００４３】

【表５】また、上述した実施例においては、（ｍ＋１）段目のバ
ッファレジスタ１０_-( _m+1)の出力端子を信号出力端子１
２に接続しているが、最初の被訂正データが入力された
時点から数えて、正しく訂正が行われた被訂正データが
出力され始める時点までの時期のずれを問題としないな
らば、バッファレジスタ回路４内の他のバッファレジス
タから出力される信号を信号出力端子１２を介して出力
するようにしても良い。

【００４４】また、上述した実施例においては、ｎ＝１
０５７、ｋ＝８１３なる完全差集合巡回符号に対し、ｍ
＝５の場合を例にして、本発明による誤り訂正回路を説
明しているが、他の符号や他の遅延段数ｍがここで示し
た例と異なる場合には、それぞれの符号に固有の複合パ
リティ検査和から、制御回路を変更する必要があるが、
変更方法については類推容易であるので詳細な説明は省
略する。

【００４５】

【発明の効果】以上、説明したように本発明にれば、帰
還ループ内の誤り判定信号を発生する誤り判定回路を適
当な段数に分割し、その間にパイプライン処理用の順序
回路を挿入してクリティカルパス遅延を短縮することに
より、誤り判定信号の帰還ループの遅延を許容し、これ
によって誤り訂正回路全体の動作周波数を著しく向上さ
せることができる。

【図面の簡単な説明】

【図１】本発明による誤り訂正回路の一実施例を適用
し、符号長ｎ、情報ビット長ｋなる巡回符号のためのｍ
単位時間遅延訂正型の誤り訂正回路の一例を示すブロッ
ク図である。

【図２】図１に示す誤り判定回路の詳細な構成例を示す
ブロック図である。

【図３】図１に示す誤り訂正回路の誤り訂正動作例を示
すタイミングチャートである。

【図４】従来から知られている多数決論理復号可能な巡
回符号の誤り訂正回路の一例を示すブロック図である。

【図５】図４に示す誤り判定回路の詳細な構成例を示す
ブロック図である。

【符号の説明】

１シンドロームレジスタ回路２誤り判定回路３スイッチ回路４バッファレジスタ回路５信号入力端子６モジュロ２加算器７遅延素子８_-1〜８_-(n-k) シンドロームレジスタ９遅延素子１０_-1〜１０_-(n+m) バッファレジスタ１１モジュロ２加算器１２信号出力端子１３複合パリティ検査和算出回路１４総和回路１５制御回路１６比較回路

フロントページの続き (72)発明者森山繁樹東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (72)発明者黒田徹東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (56)参考文献特公平２−55977（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 H04L 1/00

Claims

(57)【特許請求の範囲】

【請求項１】多数決論理復号可能な巡回符号の復号回
路で使用される誤り訂正回路において、順次接続された複数のシンドロームレジスタによって構
成され、被訂正データの符号を取り込んで、順次、シフ
トするシンドロームレジスタ回路と、順次接続された複数のバッファレジスタによって構成さ
れ、前記被訂正データを取り込んで、順次、シフトする
バッファレジスタ回路と、シンドロームレジスタ回路の各シンドロームレジスタか
ら出力される符号を取り込むとともに、前記シンドロー
ムレジスタ回路およびバッファレジスタ回路におけるデ
ータ転送時間間隔を一単位とし、前記シンドロームレジ
スタ回路の内容が確定した時点から数えてｍ単位後（ｍ
は正整数）に誤り判定信号を出力して前記シンドローム
レジスタ回路を構成する（ｍ＋１）段目のシンドローム
レジスタと前記バッファレジスタ回路を構成する（ｍ＋
１）段目のバッファレジスタに帰還するｍ単位時間遅延
出力型の誤り判定回路と、を備えたことを特徴とする誤り訂正回路。
【請求項２】前記誤り判定回路は、前記シンドローム
レジスタ回路を構成する各シンドロームレジスタから出
力される符号を取り込んで複合パリティ検査和を演算す
る複合パリティ検査和算出回路と、この複合パリティ検査和算出回路から出力される各複合
パリティ検査和の中から論理値“１”を有するものの数
を計数する総和回路と、この総和回路から出力される総和の値（計数結果）と予
め設定されているしきい値とを比較して帰還信号を生成
する比較回路と、前記シンドロームレジスタ回路および前記バッファレジ
スタ回路におけるデータ転送時間間隔を単位とすると
き、誤り判定信号が出力された次の時刻から数えてｍ単
位時間期間に渡り、前記シンドロームレジスタ回路の入
力から数えて第ｍ番目以前のシンドロームレジスタの全
出力、または当該シンドロームレジスタ出力が関与する
複合パリティ検査和の値に応じて、前記複合パリティ検
査和の総和、または前記しきい値を増減させるための制
御信号を生成する制御回路と、を有する請求項１記載の誤り訂正回路。
【請求項３】前記制御回路は被訂正データの符号長ｎ
が“１０５７”、情報ビット長ｋが“８１３”である完
全差集合巡回符号であるとき、前記比較回路から誤り判
定信号が出力されてからｍ単位時間期間、単位時間毎
に、複合パリティ検査和の値（判定条件）に応じて、前
記比較回路に入力される複合パリティ検査和の総和を増
減させる請求項２記載の誤り訂正回路。
【請求項４】前記制御回路は被訂正データの符号長ｎ
が“１０５７”、情報ビット長ｋが“８１３”である完
全差集合巡回符号であるとき、比較回路から誤り判定信
号が出力されてからｍ単位時間期間、単位時間毎に、複
合パリティ検査和の値（判定条件）に応じて、前記比較
回路に入力される誤り判定のしきい値を増減させる請求
項２記載の誤り訂正回路。