JP3268926B2

JP3268926B2 - 誤り訂正回路

Info

Publication number: JP3268926B2
Application number: JP32285293A
Authority: JP
Inventors: 和正小林; 浩司山野; 希一小林; 秀樹国分; 徹黒田; 繁樹森山
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 1993-12-21
Filing date: 1993-12-21
Publication date: 2002-03-25
Anticipated expiration: 2017-03-25
Also published as: JPH07177042A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は符号長ｎ、情報ビット数
ｋなる組織符号、特に多数決論理復号可能な巡回符号な
どを高速に復号する誤り訂正回路に関する。

【０００２】［発明の概要］本発明は符号長ｎ、情報ビ
ット数ｋなる組織符号、特に多数決論理復号可能な巡回
符号の遅延訂正復号および修正しきい値復号法を用いて
復号する誤り訂正回路において、しきい値修正演算の結
果を遅延して出力することにより、高速に誤り訂正を行
うことができるようにしたものである。

【０００３】

【従来の技術】多数決論理復号可能な巡回符号を高速に
誤り訂正する誤り訂正回路として、本発明者らは誤り判
定回路にのみ、遅延を許容することができるものを提案
している（「誤り訂正回路」：小林他、特願平０４−３
３２７２２号：出願日１９９２／１２／１４）。

【０００４】図９は特願平０４−３３２７２２号によっ
て開示している、符号長ｎ、情報ビット長ｋなる巡回符
号のためのｍ単位時間遅延訂正型の誤り訂正回路の概要
を示すブロック図である。

【０００５】この図に示す誤り訂正回路１０１はシンド
ロームレジスタ回路１０２と、誤り判定回路１０３と、
スイッチ回路１０４と、バッファレジスタ回路１０５と
を備えており、信号入力端子１０６から入力された情
報、すなわち符号長ｎ、情報ビット長ｋの被訂正データ
をスイッチ回路１０４によって選択し、バッファレジス
タ回路１０５によって順次、取り込んでシフトさせると
ともに、シンドロームレジスタ回路１０２によって順
次、取り込んでシフトさせながら、誤り判定回路１０３
によって誤りの有無を検出し、この検出内容に基づいて
バッファレジスタ回路１０５のデータ誤りおよびシンド
ロームレジスタ回路１０２のデータ誤りを訂正する。

【０００６】シンドロームレジスタ回路１０２はモジュ
ロ２加算器１０７および遅延素子（例えば、レジスタ）
１０８によって構成される（ｎ−ｋ）段のシンドローム
レジスタ１０９_-1〜１０９_-(n-k)によって構成されてお
り、初段のシンドロームレジスタ１０９_-1によって前記
信号入力端子１０６を介して供給される被訂正データを
取り込むとともに、各シンドロームレジスタ１０９_-2〜
１０９_-(n-k)によって前段のシンドロームレジスタ１０
９_-1〜１０９_-(n-k-1)から出力される符号（シンドロー
ム）と、最終段のシンドロームレジスタ１０９_-(n-k)か
らの信号とをモジュロ２加算してこれを訂正し、さらに
（ｍ＋１）段目のシンドロームレジスタ１０９_-(m+1)に
よって前段のシンドロームレジスタ１０９_-mから出力さ
れる符号（シンドローム）と前記誤り判定回路１０３か
らの帰還信号（誤り判定信号）とをモジュロ２加算して
これを訂正しながら、各シンドロームレジスタ１０９_-1
〜１０９_-(n-k)によって訂正済みのデータを取り込む。
以下、この動作を繰り返しながら、各シンドロームレジ
スタ１０９_-1〜１０９_-(n-k)から出力される符号（シン
ドローム）Ｓ₀〜Ｓ_(n-k-1)を誤り判定回路１０３に供
給する。

【０００７】また、スイッチ回路１０４は複数回、例え
ばＮ回の誤り訂正操作を繰り返す場合を想定して付加さ
れているスイッチであり、被訂正データが入力されてい
る間は、バッファレジスタ回路１０５およびシンドロー
ムレジスタ回路１０６のデータ転送を１単位時間とし
て、（ｎ＋ｍ）単位時間の間、第１入力端子に入力され
ているデータを選択し、その後のＮ×（ｎ＋ｍ）単位時
間の間、第２入力端子に入力されているデータを選択
し、これらの選択動作によって得られたデータをバッフ
ァレジスタ回路１０５に供給する。

【０００８】バッファレジスタ回路１０５は遅延素子
（例えば、レジスタ）１１０によって構成されるｍ段の
バッファレジスタ１１１_-1〜１１１_-mと、モジュロ２加
算器１１２および遅延素子１１０によって構成される１
段のバッファレジスタ１１１_-( _m+1)と、遅延素子１１０
によって構成される（ｎ−１）段のバッファレジスタ１
１１_-(m+2)〜１１１_-(n+m)とを備えており、前記スイッ
チ回路１０４から出力される被訂正データを取り込み、
これを順次、シフトしながら、（ｍ＋１）段目にあるバ
ッファレジスタ１１１_-(m+1)によって前段のバッファレ
ジスタ１１１_-mから出力される被訂正データと前記誤り
判定回路１０３から出力される帰還信号とをモジュロ２
加算して前記被訂正データ中の誤りを訂正し、これを信
号出力端子１１３から出力するとともに、次段のバッフ
ァレジスタ１１１_-(m+2)に供給し、さらに最終段のバッ
ファレジスタ１１１_-(n+m)から出力される被訂正データ
を前記スイッチ回路１０４の第２信号入力端子に帰還す
る。

【０００９】また、誤り判定回路１０３は図１０に示す
如く複合パリティ検査和算出回路１１４と、総和回路１
１５と、制御回路１１６と、比較回路１１７とを備えて
おり、前記シンドロームレジスタ回路１０２を構成する
各シンドロームレジスタ１０９_-1〜１０９_-(n-k)から出
力されるシンドロームＳ₀〜Ｓ_(n-k-1)を取り込んで複
合パリティ検査和Ａ₁〜Ａ_Cを演算した後、これら複合
パリティ検査和Ａ₁〜Ａ_Cの中から論理値“１”を有す
るものの数を計数するとともに、前記複合パリティ検査
和Ａ₁〜Ａ_Cとそのときの帰還信号とに基づいて制御信
号を生成し、さらにこの制御信号と前記計数結果を加算
した値と、予め設定されているしきい値とを比較して帰
還信号を生成し、これを前記シンドロームレジスタ回路
１０２を構成する（ｍ＋１）段目のシンドロームレジス
タ１０９_-(m+1)と、前記バッファレジスタ回路１０５を
構成する（ｍ＋１）段目のバッファレジスタ１１１
_-(m+1)とに帰還する。

【００１０】複合パリティ検査和算出回路１１４は前記
シンドロームレジスタ回路１０２内の各シンドロームレ
ジスタ１０９_-1〜１０９_-(n-k)から出力されるシンドロ
ームＳ₀〜Ｓ_(n-k-1)を取り込むとともに、これらの各
シンドロームＳ₀〜Ｓ_(n-k-1 ₎に関連する複合パリティ
検査和Ａ₁〜Ａ_C（ｎ＝１０５７、ｋ＝８１３なる完全
差集合巡回符号を例にとると、その複合パリティ検査和
Ａ₁〜Ａ₃₃は、表１〜３で示す如く各シンドロームレジ
スタ１０９_-1〜１０９_-(n-k)の内容と関連づけられてい
る）を算出し、これを総和回路１１５と、制御回路１１
６とに供給する。

【００１１】

【表１】

【表２】

【表３】総和回路１１５は前記複合パリティ検査和算出回路１１
４から出力される各複合パリティ検査和Ａ₁〜Ａ_C（ｎ
＝１０５７、ｋ＝８１３なる完全差集合巡回符号を例に
とると、３３ビットの２値データとして出力される）の
中から、論理値“１”を有するものの数を計数し、この
計数結果を比較回路１１７に供給する。

【００１２】また、制御回路１１６は前記比較回路１１
７から誤り判定信号が出力されていない状態（誤り判定
信号として、論理値”０”が出力されているものと仮定
する）では、“α＝０”の制御信号を生成し、これを前
記比較回路１１７に供給する。そして、前記比較回路１
１７から誤り判定信号が出力されると、前記複合パリテ
ィ検査和算出回路１１４から出力される特定の複合パリ
ティ検査和を取り込むとともに、予め設定されている修
正表、例えばｎ＝１０５７、ｋ＝８１３なる完全差集合
巡回符のときには、表４に示す修正表に基づいて前記複
合パリティ検査和に対応し、複合パリティ検査和の総和
を増減させる値αを生成するとともに、この制御信号を
前記比較回路１１７に供給する。

【００１３】

【表４】比較回路１１７は前記総和回路１１５から出力される総
和の値（計数結果β）と、前記制御回路１１６から出力
される制御信号の値αとを取り込むとともに、これらを
加算してこの加算値と、予め設定されているしきい値γ
とを比較して、α＋β＞γのとき、論理値”１”を生成
し、またα＋β≦γのとき、論理値”０”を生成してこ
れを誤り判定信号として前記シンドロームレジスタ回路
１０２を構成する（ｍ＋１）段目のシンドロームレジス
タ１０９_-(m+1)と、前記バッファレジスタ回路１０５を
構成する（ｍ＋１）段目のバッファレジスタ１１１
_-(m+1)とに帰還する。

【００１４】次に、図１１に示すタイミングチャートを
参照しながら、この誤り訂正回路１０１の動作を説明す
る。なお、この図１１は、ｍ＝５の場合である。

【００１５】まず、時刻０において誤りが発生すると、
誤り判定回路１０３によってこれが検出されてｍ単位時
間後の時刻ｍで誤り判定信号がアクティブとなり、これ
によって時刻（ｍ＋１）にシンドロームレジスタ回路１
０２の内容が初めて訂正される。

【００１６】この結果、シンドロームレジスタ回路１０
２を構成する各シンドロームレジスタ１０９_-1〜１０９
_-(n-k)のうち、初段から数えてｍ段目以前のシンドロー
ムレジスタ１０９_-1〜１０９_-5から出力されるシンドロ
ームＳ₀、Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄が誤りを含んだまま
転送されることになる。

【００１７】このため、通常の誤り判定回路（または誤
り判定方法）では、誤り判定が行われてからｍ単位時間
期間（図１１の〜）の誤り判定では、誤り判定回路
の判定結果をそのまま適用することはできない。

【００１８】例えば、表１〜表３に示すに如く誤りが発
生した直後（時刻１）のシンドロームＳ₀の値は、時刻
６で誤り判定に用いられる複合パリティ検査和Ａ₁〜Ａ
₃₃の中の複合パリティ検査和Ａ₂を誤らせている。

【００１９】このため、この誤り訂正回路１０１で使用
される誤り判定回路１０３では、制御回路１１６によっ
て時刻１での複合パリティ検査和Ａ₂を記憶しておき、
その値が論理値“０”であったならば、本来の複合パリ
ティ検査和Ａ₂が論理値“１”であったものと推定し、
仮にこのような状況が発生した場合には、総和回路１１
５の出力を“１”だけ増加させるために“α＝１”を示
す制御信号を生成し、時刻６でこれを比較回路１１７に
供給して、各時刻における誤り判定を正しく修正させ
る。

【００２０】また逆に、時刻１での複合パリティ検査和
Ａ₂の値が“１”であったならば、制御回路１１６は
“α＝−１”を示す制御信号を生成し、時刻６でこれを
比較回路１１７に供給して各時刻における誤り判定を正
しく修正させる。

【００２１】また、シンドロームＳ₁、Ｓ₂に誤りがあ
る場合、それぞれ時刻２および時刻３で計算される複合
パリティ検査和Ａ₃を誤らせているので、それぞれ時刻
２および時刻３における複合パリティ検査和Ａ₃の値を
記憶しておけば、時刻７および時刻８での誤り判定を正
しく行うことができる。

【００２２】同様に、シンドロームＳ₃に誤りがあれ
ば、時刻４の複合パリティ検査和Ａ₄を誤らせ、またシ
ンドロームＳ₄に誤りがあれば、時刻５の複合パリティ
検査和Ａ₂₆を誤らせることから、それぞれ時刻９と時刻
１０で同様の修正を行なう。

【００２３】しかしながら、この場合、誤りは、ｍ単位
時間期間に１つのみとは限らないことから、ある時刻に
おいて、上述した修正補正を行うための制御信号の値α
は、その時刻に影響を及ぼす全ての誤り判定信号が単一
の誤りであるとして表４から求めた個々の制御信号を、
全て代数的に加算したものとならねばならない。

【００２４】ただし、同一の複合パリティ検査和に偶数
個のシンドロームが含まれている場合（ここに示した例
では、複合パリティ検査和Ａ₃は、シンドロームＳ₁お
よびシンドロームＳ₂という２つのシンドロームの影響
を受けている）、その影響は排他的であって、これらが
全て同時に誤る場合を考慮する必要はない。

【００２５】以上のことから、制御回路１１６は、この
例の場合には、上記の判断基準に基づいて、−４≦α≦
４を発生する回路となる。

【００２６】

【発明が解決しようとする課題】ところで、上述した誤
り訂正回路１０１においては、誤り判定回路１０３だけ
をパイプライン化することを前提にしているため、その
遅延段数ｍを徐々に大きくしていったとき、この遅延段
数ｍがある値以上になると、制御回路１１６内で必要に
なる遅延時間が増大し、この制御回路１１５を含む信号
伝搬経路の遅延時間がその他の順序回路間の遅延時間を
越えてしまい、パイプラインの分割段数ｍと無関係に誤
り訂正回路１０１全体の動作速度の上限が決まってしま
うという問題があった。

【００２７】また、一般に、多数決論理で復号可能な符
号では、可変しきい値復号によってその能力を高めるこ
とができることが知られているが、この方法では、誤り
訂正前に、可変しきい値復号に使用するしきい値の個数
に応じて被訂正データの時間軸を圧縮する操作が必要で
ある。

【００２８】このため、一定の処理速度を達成しようと
するとき、誤り訂正回路１０１へのデータ入力自体を高
速に行なう必要があり、回路をＬＳＩ化して内部回路の
動作速度を高速化しても、外部から当該ＬＳＩに対する
データ入力を高速化することが難しいため、誤り訂正回
路１０１全体の動作速度を向上させることが難しいとい
う問題があった。

【００２９】本発明は上記の事情に鑑み、誤り訂正にパ
イプライン処理を導入したとき、パイプライン処理に必
要な分割段数に応じて誤り訂正速度を高速化することが
できるとともに、データの入出力速度を変換することな
く、可変しきい値復号法などにより、復号時の訂正能力
を大幅に向上させることができる誤り訂正回路を提供す
ることを目的としている。

【００３０】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、Ｇ（ｘ）を生成多項式とする多数決論理
復号可能な符号長ｎ、情報シンボル数ｋの（ｎ，ｋ）巡
回符号を取り込んで誤り訂正を行なう誤り訂正回路にお
いて、回路の構成を決定する数ｒが２以上の整数に設定
され、前記（ｎ，ｋ）巡回符号を取り込んでＧ（ｘ^r）
を生成多項式とするシンドロームを生成するシンドロー
ムレジスタ回路と、このシンドロームレジスタ回路の内
容を取り込んで複合パリティ検査和を生成するととも
に、この複合パリティ検査和の総和を求めて、前記シン
ドロームレジスタ回路のデータ転送間隔を１単位時間と
するｍ単位時間後（ｍ≧１）に、前記総和、しきい値、
およびしきい値変化分に基づいて、誤り判定信号を生成
するｍ単位時間遅延出力型の誤り判定回路と、この誤り
判定回路から出力される前記複合パリティ検査和および
誤り判定信号に基づき、前記総和に対するしきい値の変
化分を生成するとともに、これをｐ単位時間（ｐ≧１）
だけ遅延して前記誤り判定回路に供給するｐ単位時間遅
延型の適応しきい値制御回路とを備えたことを特徴とし
ている。

【００３１】

【作用】上記の構成において、回路の構成を決定する数
ｒが２以上の整数に設定されたシンドロームレジスタ回
路によって、（ｎ，ｋ）巡回符号が取り込まれてＧ（ｘ
^r）を生成多項式とするシンドロームが生成された後、
誤り判定回路によって前記シンドロームレジスタ回路の
内容が取り込まれて複合パリティ検査和が生成されると
ともに、この複合パリティ検査和の総和が求められた
後、前記シンドロームレジスタ回路のデータ転送間隔を
１単位時間とするｍ単位時間後に、前記総和、しきい
値、およびしきい値変化分に基づいて、前記総和に対す
る誤り判定信号が生成される一方、適応しきい値制御回
路によって前記誤り判定回路から出力される前記複合パ
リティ検査和および誤り判定信号に基づき、前記総和に
対するしきい値の変化分が生成されるとともに、これが
ｐ単位時間だけ遅延されて前記誤り判定回路に供給され
る。

【００３２】

【実施例】図１は本発明による誤り訂正回路の一実施例
を用いた、符号長ｎ、情報ビット長ｋなる巡回符号のた
めのｍ、ｐ単位時間遅延訂正型の誤り訂正回路の一例を
示すブロック図である。

【００３３】この図に示す誤り訂正回路１は信号入力端
子２と、シンドロームレジスタ回路３と、しきい値入力
端子４と、誤り判定回路５と、適応しきい値制御回路６
と、バッファレジスタ回路７と、信号出力端子８とを備
えており、信号入力端子２から入力された情報、すなわ
ち符号長ｎ、情報ビット長ｋの被訂正データ（巡回符
号）をバッファレジスタ回路７によって順次、取り込ん
でシフトさせるとともに、シンドロームレジスタ回路３
によって順次、取り込んでシフトさせながら、適応しき
い値制御回路６の制御の下に、誤り判定回路５によって
誤りの有無を検出し、この検出内容に基づいてバッファ
レジスタ回路７のデータ誤りおよびシンドロームレジス
タ回路３のデータ誤りを訂正する。

【００３４】信号入力端子２は訂正対象となる被訂正デ
ータ、すなわち符号長ｎ、情報ビット長ｋの被訂正デー
タを取り込んでこれをシンドロームレジスタ回路３と、
バッファレジスタ回路７とに供給する。

【００３５】シンドロームレジスタ回路３は回路構成を
決定するｒ（ｒ＝ｐ＋ｍ₃：但し、ｐは適応しきい値制
御回路６の遅延時間、ｍ₃は誤り判定回路５の比較に要
する遅延時間）がｒ＝２の場合、図２に示す如くモジュ
ロ２加算器１０および遅延素子（例えば、レジスタ）１
１によって構成される（ｎ−ｋ−１）段のシンドローム
レジスタ１２_-1〜１２_-(n-k-1)と、遅延素子１１によっ
て構成される１段のシンドロームレジスタ１２_-(n-k)と
を備えており、初段のシンドロームレジスタ１２_-1によ
って前記信号入力端子２を介して供給される被訂正デー
タ中の符号を取り込むとともに、各シンドロームレジス
タ１２_-2〜１２_-(n-k)によって前段のシンドロームレジ
スタ１２_-1〜１２_-(n-k-1)から出力される符号と、最終
段のシンドロームレジスタ１２_-(n-k)からの信号とをモ
ジュロ２加算してこれを訂正し、さらに３段目のシンド
ロームレジスタ１２_-3によって前段のシンドロームレジ
スタ１２_-2から出力される符号と前記誤り判定回路５か
らの帰還信号（誤り判定信号）とをモジュロ２加算して
これを訂正しながら、各シンドロームレジスタ１２_-1〜
１２_-(n-k)によって訂正済みの符号をシフトする。以
下、この動作を繰り返しながら、各シンドロームレジス
タ１２_-1〜１２_-(n-k)から出力される符号Ｓ₁〜Ｓ
_(n-k)を誤り判定回路５に供給する。

【００３６】これによって、信号入力端子２を介してｐ
＋ｍ₃−１サンプルおきに、飛び飛びに加えられたＧ
（ｘ）を生成行列とするｐ＋ｍ₃個の（ｎ，ｋ）符号列
が入力されたとき、この（ｎ，ｋ）符号列に基づいてシ
ンドロームが計算され、このシンドロームに対応する符
号Ｓ₁〜Ｓ_(n-k)が誤り判定回路５に供給されるととも
に、誤り判定回路５からの誤り判定信号に基づいて、逐
次その内容が訂正される。

【００３７】また、しきい値入力端子４はユーザなどに
よって設定されているしきい値を取り込んでこれを誤り
判定回路５に供給する。

【００３８】誤り判定回路５は回路構成を決定する各遅
延時間ｍ₁、ｍ₂、ｍ₃、ｐが各々ｍ₁＝１、ｍ₂＝
３、ｍ₃＝１、ｐ＝１である場合には、図３に示す如く
１段の複合パリティ検査和算出回路１３と、３段の総和
回路１４と、１段のエラー判定回路１５とによって構成
され、図４に示す如く複合パリティ検査和算出回路１３
によって前記シンドロームレジスタ回路３を構成する各
シンドロームレジスタ１２_-1〜１２_-(n-k)から出力され
る符号Ｓ₁〜Ｓ_(n-k)を取り込んで、ｍ₁単位時間後に
複合パリティ検査和Ａ₁〜Ａ_Cを前記適応しきい値制御
回路６に供給するとともに、ｍ₂単位時間後に、前記複
合パリティ検査和Ａ₁〜Ａ_Cの中から論理値“１”を有
するものの数の計数結果（総和）と、適応しきい値制御
回路６から出力されるしきい値変化分の値と、前記しき
い値入力端子４から入力されたしきい値とに基づいて誤
り訂正信号を生成し、さらにｍ₃単位時間後に、前記誤
り判定信号を前記適応しきい値制御回路６と、シンドロ
ームレジスタ回路３と、バッファレジスタ回路７とに供
給する。

【００３９】複合パリティ検査和算出回路１３は１つの
パイプライン化回路１６を備えており、前記シンドロー
ムレジスタ回路３内の各シンドロームレジスタ１２_-1〜
１２_-(n-k)から出力される符号Ｓ₁〜Ｓ_(n-k)を取り込
むとともに、これらの各符号Ｓ₁〜Ｓ_(n-k)に固有の複
合パリティ検査和Ａ₁〜Ａ_Cを算出し、前記シンドロー
ムレジスタ回路３のデータ転送時間を１単位時間とし
て、符号Ｓ₁〜Ｓ_(n-k)を取り込んだときからｍ₁単位
時間後に、前記複合パリティ検査和Ａ₁〜Ａ_Cを前記適
応しきい値制御回路６と、総和回路１４とに供給する。

【００４０】総和回路１４は直列に接続された３つのパ
イプライン化回路１７、１８、１９を備えており、前記
複合パリティ検査和算出回路１３から出力される各複合
パリティ検査和Ａ₁〜Ａ_Cの中から、論理値“１”を有
するものの数を計数するとともに、この計数結果（総和
値）を順次、遅延させて、各複合パリティ検査和Ａ₁〜
Ａ_Cを取り込んだときからｍ₂単位時間後に、前記計数
結果をエラー判定回路１５に供給する。

【００４１】エラー判定回路１５は前記適応しきい値制
御回路６から出力されるしきい値変化分の値に基づい
て、しきい値入力端子４から入力されるしきい値を補正
して補正済みしきい値を演算するとともに、前記総和回
路１４から出力される計数結果と前記補正済みしきい値
とを比較する比較回路２０と、この比較回路２０から出
力される比較結果を遅延させるパイプライン化回路２１
とを備えており、比較回路２０によって前記適応しきい
値制御回路６から出力されるしきい値変化分の値に基づ
き、しきい値入力端子４から入力されるしきい値を補正
して補正済みしきい値を演算するとともに、前記総和回
路１４から出力される計数結果と前記補正済みしきい値
とを比較し、この比較結果に基づいて誤り判定信号を生
成した後、パイプライン化回路２１によってこれを遅延
させて、前記計数結果を取り込んだときからｍ₃単位時
間後に、前記誤り判定信号を前記適応しきい値制御回路
６と、シンドロームレジスタ回路３と、バッファレジス
タ回路７とに供給する。

【００４２】適応しきい値制御回路６は回路構成を決定
する各遅延時間ｐがｐ＝１である場合には、図３に示す
如く１つのパイプライン化回路２２によって構成され、
図５に示す如く前記誤り判定回路５から出力される誤り
判定信号を取り込むとともに、この誤り判定信号の値が
論理値”０”であれば（誤りが検出されていないと
き）、“α＝０”のしきい値変化分信号を生成し、また
前記誤り判定信号の値が論理値“１”であれば、前記複
合パリティ検査和算出回路１３から出力される特定の複
合パリティ検査和を取り込むとともに、予め設定されて
いる修正表に基づいて前記複合パリティ検査和に対応
し、複合パリティ検査和の総和を増減させる値α（しき
い値変化分）を生成した後、前記シンドロームレジスタ
回路３のデータ転送時間を１単位時間として、予め設定
されているｐ単位時間後に、前記しきい値変化分を前記
エラー判定回路１５に供給する。

【００４３】また、バッファレジスタ回路７は遅延素子
（例えば、レジスタ）によって構成される複数段のバッ
ファレジスタやモジュロ２加算器および遅延素子によっ
て構成される複数段のバッファレジスタなどを備えてお
り、前記信号入力端子２を介して供給される被訂正デー
タを取り込み、これを順次、シフトしながら、各バッフ
ァレジスタによって前段のバッファレジスタから出力さ
れる被訂正データと前記誤り判定回路５から出力される
誤り判定信号とをモジュロ２加算して前記被訂正データ
中の誤りを訂正し、これを信号出力端子８から出力す
る。

【００４４】次に、図６に示すタイミングチャートを参
照しながら、この実施例の誤り訂正動作を説明する。な
お、この図６は、ｍ₁＝１、ｍ₂＝３、ｍ₃＝１、ｐ＝
１の場合である。

【００４５】まず、信号入力端子２に相異なる符号語に
よって構成される被訂正データが入力されると、シンド
ロームレジスタ回路３によって、信号入力端子２を介し
て入力される被訂正データが取り込まれて、Ｇ
（ｘ^p+m3）を生成多項式とし、ｐ＋ｍ₃−１サンプルお
きに配置された、Ｇ（ｘ）を生成行列とする高々ｐ＋ｍ
₃個の（ｎ，ｋ）符号語に関するｐ＋ｍ₃種類のシンド
ロームが時分割で計算されてシンドロームＳ₁〜Ｓ
_(n-k)が出力される。

【００４６】そして、誤り判定回路５によって前記シン
ドロームレジスタ回路３から出力されるシンドロームＳ
₁〜Ｓ_(n-k)が取り込まれて、複合パリティ検査和Ａ₁
〜Ａ_Cが計算されるとともに、前記シンドロームＳ₁〜
Ｓ_(n-k)が取り込まれたときから、ｍ₁単位時間後に前
記複合パリティ検査和Ａ₁〜Ａ_Cが適応しきい値制御回
路６に供給された後、ｍ₂単位時間後に、前記複合パリ
ティ検査和Ａ₁〜Ａ_Cの中から論理値“１”を有するも
のの数値（計数結果）と、適応しきい値制御回路６から
出力されるしきい値変化分の値と、前記しきい値入力端
子４から入力されたしきい値とに基づいて誤り判定信号
が生成され、さらにｍ₃単位時間後に、前記誤り判定信
号が前記適応しきい値制御回路６と、シンドロームレジ
スタ回路３と、バッファレジスタ回路７とに供給され
る。

【００４７】これにより、前記誤り判定回路５から出力
される誤り判定信号の値に基づき、シンドロームレジス
タ回路３の内容と、バッファレジスタ回路７の内容とが
訂正されるとともに、適応しきい値制御回路６によって
次の計数結果に対するしきい値変化分が計算される。

【００４８】この場合、一般的には、誤り判定回路５を
パイプライン化するとき、特願平０４−３３２７２２号
に示した手順にしたがって、時々刻々しきい値を修正す
るために、誤り判定信号が出力されたのを検知してか
ら、次のサンプルの処理に移るまでの１単位時間以内に
しきい値修正処理を行なう必要があり、この制約が回路
の動作速度の上限を決めてしまうが、この実施例では、
図６に示す如く信号入力端子２に異なる符号語を飛び飛
びに入力するとともに、適応しきい値制御回路６におい
て、これをパイプライン処理するようにしているので、
回路全体の処理速度が低下しないようにすることができ
る。

【００４９】このようにこの実施例においては、ｐ＋ｍ
₃−１サンプルおきに、飛び飛びに加えられたＧ（ｘ）
を生成行列とするｐ＋ｍ₃個の（ｎ，ｋ）符号列を信号
入力端子２に入力するとともに、誤り判定回路５と、適
応しきい値制御回路６の双方に遅延を持たせるようにし
ているので、パイプライン処理を行なうときの分割段数
ｍと、ｐとを適切に選ぶことにより、必要に応じていく
らでも、誤り訂正回路１内の最長遅延経路およびその遅
延時間を低減させ、十分な処理速度で復号を行なうこと
ができるとともに、時間軸変換操作を行なうことなく、
かつ誤り訂正回路１の前後で、データの入出力速度を変
換することなく、可変しきい値復号法を高速に行なうこ
とができる。

【００５０】また、上述した実施例においては、符号化
時に複数の符号語の並び替えを行なわない場合を例にと
って詳細な説明を行なっているが、符号化時に複数の符
号語の並び替えを行なう必要があるときには、復号側と
なるシンドロームレジスタ回路３やバッファレジスタ回
路７の信号入力端子側などに、信号選択回路などを付加
し、この信号選択回路などによって符号語の並び替えを
行なうようにしても良い。

【００５１】また、上述した実施例においては、異なる
符号語の種類として、２つの種類を取り扱うようにして
いるが、一般的には、可変しきい値復号法における、し
きい値の個数をｑとしたとき、ｑ＋１＝ｐ＋ｍ₃ ｍ₂＝ｐ＋（ｐ＋ｍ₃）×（０または正の整数）とした上で、図７に示す如く入力データの位相をずらし
ながら、内部回路に取り込むようにすることにより、全
体の動作速度を落とさずに、誤り訂正回路動作の１／
（ｑ＋１）で連続的にデータを取り込むことができる。

【００５２】また、上述した実施例においては、受信し
た複数の符号語を組み合わせ、これを被訂正データとし
て、信号入力端子２に入力するようにしているが、送信
側において、別々に符号化されたｐ＋ｍ₃個の異なる符
号語をその順序関係を保ちつつ、ｐ＋ｍ₃−１シンボル
おきに、飛び飛びに配置し、全体として符号長（ｐ＋ｍ
₃）×ｎなる新たな符号語にした後、これを送信し、受
信側で、これを１つのブロックデータにし、信号入力端
子２に入力するようにしても良い。

【００５３】また、上述した実施例においては、シンド
ロームレジスタ回路３として、オリジナル型の回路を使
用するようにしているが、シンドロームレジスタ回路３
として修正型の回路を使用するようにしても良い。

【００５４】この場合、シンドロームレジスタ回路３は
回路構成を決定するｒ（ｒ＝ｐ＋ｍ₃：但し、ｐは適応
しきい値制御回路６の遅延時間、ｍ₃は誤り判定回路５
の比較に要する遅延時間）がｒ＝２の場合、図８に示す
如くモジュロ２加算器１０および２つの遅延素子（例え
ば、レジスタ）１１、２５によって構成される（ｎ−ｋ
−１）段のシンドロームレジスタ１２_-1〜１２_-(n-k-1)
と、遅延素子１１、２５によって構成される１段のシン
ドロームレジスタ１２_-(n-k)とを備えている。

【００５５】そして、初段のシンドロームレジスタ１２
_-1によって前記信号入力端子２を介して供給される被訂
正データ中の符号を取り込むとともに、各シンドローム
レジスタ１２_-2〜１２_-(n-k)によって前段のシンドロー
ムレジスタ１２_-1〜１２_-(n- _k-1)から出力される符号
と、最終段のシンドロームレジスタ１２_-(n-k)からの信
号とをモジュロ２加算してこれを訂正し、さらに３段目
のシンドロームレジスタ１２_-3によって前段のシンドロ
ームレジスタ１２_-2から出力される符号と前記誤り判定
回路５からの帰還信号（誤り判定信号）とをモジュロ２
加算してこれを訂正しながら、各シンドロームレジスタ
１２_-1〜１２_-(n-k)によって訂正済みの符号をシフトす
る。以下、この動作を繰り返しながら、各シンドローム
レジスタ１２_-1〜１２_-(n-k)から出力されるシンドロー
ムＳ₁〜Ｓ_(n-k)を誤り判定回路５に供給する。

【００５６】

【発明の効果】以上説明したように本発明によれば、誤
り訂正にパイプライン処理を導入したとき、パイプライ
ン処理に必要な分割段数に応じて誤り訂正速度を高速化
することができるとともに、データの入出力速度を変換
することなく、可変しきい値復号法などにより、復号時
の訂正能力を大幅に向上させることができる。

【図面の簡単な説明】

【図１】本発明による誤り訂正回路の一実施例を用い
た、符号長ｎ、情報ビット長ｋなる巡回符号のための
ｍ、ｐ単位時間遅延訂正型の誤り訂正回路の一例を示す
ブロック図である。

【図２】図１に示すシンドロームレジスタ回路の詳細な
構成例を示す回路図である。

【図３】図１に示す誤り判定回路および適応しきい値制
御回路の詳細な構成例を示すブロック図である。

【図４】図１に示す誤り判定回路の入出力タイミング例
を示す模式図である。

【図５】図１に示す適応しきい値制御回路の入出力タイ
ミング例を示す模式図である。

【図６】図１に示す誤り訂正回路の動作例を示すタイミ
ングチャートである。

【図７】図１に示す誤り訂正回路に入力される被訂正デ
ータの一般的な構成例を示す模式図である。

【図８】図１に示すシンドロームレジスタ回路の他の構
成例を示す回路図である。

【図９】特願平０４−３３２７２２号によって開示して
いる、符号長ｎ、情報ビット長ｋなる巡回符号のための
ｍ単位時間遅延訂正型の誤り訂正回路の概要を示すブロ
ック図である。

【図１０】図９に示す誤り判定回路の詳細な回路構成例
を示すブロック図である。

【図１１】図９に示す誤り訂正回路の誤り訂正動作例を
示すタイミングチャートである。

【符号の説明】

１誤り訂正回路３シンドロームレジスタ回路５誤り判定回路６適応しきい値制御回路７バッファレジスタ回路１３複合パリティ検査和算出回路１４総和回路１５エラー判定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者国分秀樹東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (72)発明者黒田徹東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (72)発明者森山繁樹東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (56)参考文献特許3253381（ＪＰ，Ｂ２) 特公平２−55977（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/15 H04L 1/00

Claims

(57)【特許請求の範囲】

【請求項１】Ｇ（ｘ）を生成多項式とする多数決論理
復号可能な符号長ｎ、情報シンボル数ｋの（ｎ，ｋ）巡
回符号を取り込んで誤り訂正を行なう誤り訂正回路にお
いて、回路の構成を決定する数ｒが２以上の整数に設定され、
前記（ｎ，ｋ）巡回符号を取り込んでＧ（ｘ^r）を生成
多項式とするシンドロームを生成するシンドロームレジ
スタ回路と、このシンドロームレジスタ回路の内容を取り込んで複合
パリティ検査和を生成するとともに、この複合パリティ
検査和の総和を求めて、前記シンドロームレジスタ回路
のデータ転送間隔を１単位時間とするｍ単位時間後（ｍ
≧１）に、前記総和、しきい値、およびしきい値変化分
に基づいて、誤り判定信号を生成するｍ単位時間遅延出
力型の誤り判定回路と、この誤り判定回路から出力される前記複合パリティ検査
和および誤り判定信号に基づき、前記総和に対するしき
い値の変化分を生成するとともに、これをｐ単位時間
（ｐ≧１）だけ遅延して前記誤り判定回路に供給するｐ
単位時間遅延型の適応しきい値制御回路と、を備えたことを特徴とする誤り訂正回路。
【請求項２】前記誤り判定回路は、ｍ₁単位時間で、
前記シンドロームレジスタ回路の内容に基づいて複合パ
リティ検査和を生成する複合パリティ検査和生成部と、
ｍ₂単位時間で、前記複合パリティ検査和生成部によっ
て生成された複合パリティ検査和の中で論理値“１”を
とるものの総和を計数する計数部と、ｍ₃単位時間で、
前記計数部によって得られた総和、しきい値、およびし
きい値変化分に基づいて誤りを判定する比較部とを有
し、これら複合パリティ検査和生成部、計数部、および比較
部全体でｍ単位時間の遅延特性を持つとともに、これら
のｍ₁単位時間、ｍ₂単位時間、ｍ₃単位時間と、前記
適応しきい値制御回路のｐ単位時間と、前記シンドロー
ムレジスタ回路の構成を規定する数ｒとの間に、ｍ₂＝ｐ＋（ｐ＋ｍ₃）×（０または正の整数）ｍ＝ｍ₁＋ｍ₂＋ｍ₃ ｒ＝ｐ＋ｍ₃ なる関係を有する請求項１記載の誤り訂正回路。
【請求項３】前記（ｎ，ｋ）巡回符号は、別々に符号
化されたｐ＋ｍ₃個の異なる符号語をその順序関係を保
ちつつ、ｐ＋ｍ₃−１シンボルおきに、飛び飛びに配置
され、全体として符号長（ｐ＋ｍ₃）×ｎなる新たな符
号語にされた後に伝送された符号語であり、これが受信
されて１ブロックデータにまとめられて復号される請求
項１または２記載の誤り訂正回路。
【請求項４】前記（ｎ，ｋ）巡回符号は、ｐ＋ｍ₃個
の符号語が全て同一の符号語と見なされるとともに、適
切な信号切換器によって取込み位相が制御されながら、
シンドロームレジスタ回路に訂正後のデータが再入力さ
れる請求項３記載の誤り訂正回路。