JP2575506B2 - チエンサーチ回路 - Google Patents
チエンサーチ回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明な、ディジタルデータ通信、ディジタル記憶装
置などに用いられるチエンサーチ回路に関する。
置などに用いられるチエンサーチ回路に関する。
（従来の技術） ディジタルデータを扱うシステムにおいては、データ
の信頼性を高めるため、誤り訂正符号が広く用いられて
いる。誤り訂正符号には各種の符号があるが、ガロア体
上に構成される巡回符号は、BCH符号、リード・ソロモ
ン符号などの実用的な符号を含む広いクラスの符号であ
り、代数的手法によって比較的簡単に復号を行うことが
できるため、多くのシステムで用いられている。
の信頼性を高めるため、誤り訂正符号が広く用いられて
いる。誤り訂正符号には各種の符号があるが、ガロア体
上に構成される巡回符号は、BCH符号、リード・ソロモ
ン符号などの実用的な符号を含む広いクラスの符号であ
り、代数的手法によって比較的簡単に復号を行うことが
できるため、多くのシステムで用いられている。
一般にガロア体GF（2m）（ｍは正の整数）上の（ｎ、
ｋ）ｔ重誤り訂正巡回符号の符号および復号化は次の手
順により行われる。
ｋ）ｔ重誤り訂正巡回符号の符号および復号化は次の手
順により行われる。
符号化手順 まず、ｍビットを１シンボルとし、情報をｋシンボル
毎にブロック化する。これを情報シンボルCn-k,Cn-k+1,
…、Cn-1とすると検査シンボルは次式を満たすCo、C1,
…、Cn-k-1で与えられる。
毎にブロック化する。これを情報シンボルCn-k,Cn-k+1,
…、Cn-1とすると検査シンボルは次式を満たすCo、C1,
…、Cn-k-1で与えられる。
Co＋C1x＋…＋Cn-k-1xn-k-1 ＝（Cn-kxn-k＋Cn-k-1xn-k-1＋ …＋Cn-1xn-1）mod Ｇ（ｘ） ここで、Ｇ（ｘ）はｎ−ｋ次の生成多項式である。ま
た、情報シンボル及び検査シンボルを係数とする多項式
Ｃ（ｘ） Ｃ（ｘ）＝Co＋C1x＋…＋Cn-1xn-1を符号語多項式とい
う。
た、情報シンボル及び検査シンボルを係数とする多項式
Ｃ（ｘ） Ｃ（ｘ）＝Co＋C1x＋…＋Cn-1xn-1を符号語多項式とい
う。
符号化器ではこの検査点を求めるために、通常、生成
多項式により決定されるフィードバック・シフトレジス
タを用いる。この場合、符号化器は符号語内のシンボル
の中で添字の大きい方から順に、すなわち、符号語多項
式の次式の大きい方の係数から順にCn-1、Cn-2、…、C0
を出力する。
多項式により決定されるフィードバック・シフトレジス
タを用いる。この場合、符号化器は符号語内のシンボル
の中で添字の大きい方から順に、すなわち、符号語多項
式の次式の大きい方の係数から順にCn-1、Cn-2、…、C0
を出力する。
復号化手順 第４図に一般に用いられる誤り訂正装置の概略的構成
図を示す。入力端子１は、符号語Cn-1、Cn-2、…、C0に
対応して受信された受信信号rn-1、rn-2、…、r0を入力
する。受信信号は、シフトレジスタまたはRAMで構成さ
れるバッファ２に供給されて一定時間保持される。一
方、シンドローム計算回路３では受信信号からシンドロ
ームＳを計算する。シンドロームＳは、位置多項式計算
回路４に供給され、誤り位置多項式 σ（ｘ）＝σ０＋σ1x＋…＋σtxt の係数σ０、σ１、…、σｔが計算される。ここで、ｅ
を受信信号中に発生した誤りの個数（１≦ｅ≦ｔ）と
し、Li（ｉ＝１、２、…、ｅ、０≦Li≦ｎ−１）を誤り
の発生した位置とすると、誤り位置多項式は、 となっている。チエンサーチ回路５では、σ（ｘ）の根
αLiを求め、誤り位置Liを導出する。誤り数値計算回路
６では、誤り位置LiおよびシンドロームＳから誤り位置
Liにおける誤りの大きさeLiを求める。誤り訂正回路７
では、バッファ２から受信信号を受取り、誤り位置Liに
発生した大きさeLiの誤りを訂正し、復号結果Li を出力端子８から出力する。
図を示す。入力端子１は、符号語Cn-1、Cn-2、…、C0に
対応して受信された受信信号rn-1、rn-2、…、r0を入力
する。受信信号は、シフトレジスタまたはRAMで構成さ
れるバッファ２に供給されて一定時間保持される。一
方、シンドローム計算回路３では受信信号からシンドロ
ームＳを計算する。シンドロームＳは、位置多項式計算
回路４に供給され、誤り位置多項式 σ（ｘ）＝σ０＋σ1x＋…＋σtxt の係数σ０、σ１、…、σｔが計算される。ここで、ｅ
を受信信号中に発生した誤りの個数（１≦ｅ≦ｔ）と
し、Li（ｉ＝１、２、…、ｅ、０≦Li≦ｎ−１）を誤り
の発生した位置とすると、誤り位置多項式は、 となっている。チエンサーチ回路５では、σ（ｘ）の根
αLiを求め、誤り位置Liを導出する。誤り数値計算回路
６では、誤り位置LiおよびシンドロームＳから誤り位置
Liにおける誤りの大きさeLiを求める。誤り訂正回路７
では、バッファ２から受信信号を受取り、誤り位置Liに
発生した大きさeLiの誤りを訂正し、復号結果Li を出力端子８から出力する。
従来のチエンサーチ回路では、誤り位置多項式の根を
求めるためにσ（ｘ）にα０、α１、…、αn-1を順次
代入し、値が０になるか否かを判定することにより、σ
（ｘ）の根を求める。
求めるためにσ（ｘ）にα０、α１、…、αn-1を順次
代入し、値が０になるか否かを判定することにより、σ
（ｘ）の根を求める。
第５図は従来のチエンサーチ回路の構成図である。
同図に示すように、入力端子11、12、…、13から、各
々、σ０、σ１、…、σｔが入力される。スイッチ14、
15、…、16はこの時点ではａ側に接続されていて、それ
以降はｂ側に接続される。入力されたσ０、σ１、…、
σｔは、夫々、一旦レジスタ17、レジスタ18、…、レジ
スタ19に保持された後、加算器23とフィードバック・ル
ープの各乗算器20、21、…、22に送られる。この時点を
時刻０とすると、時刻０での加算器23の出力は すなわち、σ（α０）であるから、受信信号のr0に誤
りが生じている場合にはこの値が０となる。
々、σ０、σ１、…、σｔが入力される。スイッチ14、
15、…、16はこの時点ではａ側に接続されていて、それ
以降はｂ側に接続される。入力されたσ０、σ１、…、
σｔは、夫々、一旦レジスタ17、レジスタ18、…、レジ
スタ19に保持された後、加算器23とフィードバック・ル
ープの各乗算器20、21、…、22に送られる。この時点を
時刻０とすると、時刻０での加算器23の出力は すなわち、σ（α０）であるから、受信信号のr0に誤
りが生じている場合にはこの値が０となる。
一方、σ０、σ１、…、σｔはフィードバック・ルー
プの各乗算器20、21、…、22に送られ、各々、σｊαｊ
（ｊ＝０、１、…、ｔ）が求められる。これらの値は一
旦レジスタ17、18、…、19に保持された後、加算器23に
供給される。時刻１での加算器23の出力は となるので、受信信号のr1に誤りが生じている場合にこ
の値が０となる。同様に、時刻ｈ（ｈ＝０、１、…、ｎ
−１）における加算器23の出力は であるから、判定回路24ではこれが０であるか否かを判
定することにより、受信信号のrhに誤りが生じているか
否かを判定することができる。
プの各乗算器20、21、…、22に送られ、各々、σｊαｊ
（ｊ＝０、１、…、ｔ）が求められる。これらの値は一
旦レジスタ17、18、…、19に保持された後、加算器23に
供給される。時刻１での加算器23の出力は となるので、受信信号のr1に誤りが生じている場合にこ
の値が０となる。同様に、時刻ｈ（ｈ＝０、１、…、ｎ
−１）における加算器23の出力は であるから、判定回路24ではこれが０であるか否かを判
定することにより、受信信号のrhに誤りが生じているか
否かを判定することができる。
第５図のチエンサーチ回路を用いた場合、受信語の添
字の小さい方からr0、r1、…の順に、誤り位置であるか
否かを調べることになる。一方、通信路からは添字の大
きい方から順に受信信号rn-1、rn-2、…が入力される。
誤り訂正を実行する方法としては、バッファをRAMで構
成し、チエンサーチ回路で誤りを検出した時点でそれに
対応するRAMの内容を書き替える方法と、バッファをシ
フトレジスタで構成し、チエンサーチした結果は一旦保
持しておき、チエンサーチ終了後に受信信号をシフトレ
ジスタら出力しながら誤りを訂正する方法が考えられ
る。ただし、受信信号のブロックが連続して受信される
場合には、シフトレジスタを用いてバッファを構成しな
ければならない。しかしながら、どちらの方法を用いた
場合も、チエンサーチ回路でのすべての処理が終了した
後で出力信号 （n-1、n-2、…、０）を出力し始めるため、復号
遅延時間が大きく、バッファとして回路規模が大きいRA
Mを用いるか、段数の多いシフトレジスタを用いる必要
がある。
字の小さい方からr0、r1、…の順に、誤り位置であるか
否かを調べることになる。一方、通信路からは添字の大
きい方から順に受信信号rn-1、rn-2、…が入力される。
誤り訂正を実行する方法としては、バッファをRAMで構
成し、チエンサーチ回路で誤りを検出した時点でそれに
対応するRAMの内容を書き替える方法と、バッファをシ
フトレジスタで構成し、チエンサーチした結果は一旦保
持しておき、チエンサーチ終了後に受信信号をシフトレ
ジスタら出力しながら誤りを訂正する方法が考えられ
る。ただし、受信信号のブロックが連続して受信される
場合には、シフトレジスタを用いてバッファを構成しな
ければならない。しかしながら、どちらの方法を用いた
場合も、チエンサーチ回路でのすべての処理が終了した
後で出力信号 （n-1、n-2、…、０）を出力し始めるため、復号
遅延時間が大きく、バッファとして回路規模が大きいRA
Mを用いるか、段数の多いシフトレジスタを用いる必要
がある。
（発明が解決しようとする課題） 以上説明したように、従来の誤り訂正装置では、チエ
ンサーチ回路でのすべての処理が終了した後で復号結果
を出力し始めるため、複号による遅延時間が大きくなる
という問題があった。
ンサーチ回路でのすべての処理が終了した後で復号結果
を出力し始めるため、複号による遅延時間が大きくなる
という問題があった。
本発明は上記の問題点に対して鑑みなされたものであ
り、その目的とするところは、短縮化符号の誤り位置検
出と誤り訂正・復号結果の出力を並行して行うことによ
り、復号遅延時間の短縮化を図れるチエンサーチ回路を
提供することにある。
り、その目的とするところは、短縮化符号の誤り位置検
出と誤り訂正・復号結果の出力を並行して行うことによ
り、復号遅延時間の短縮化を図れるチエンサーチ回路を
提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明のチエンサーチ回
路は、符号長ｎの短縮化誤り訂正符号の復号において、
誤り位置多項式 但し、すべてのｅに対してLe≧０ の根αL1,αL2,…，αLeを求めるチエンサーチ回路にお
いて、誤り位置多項式の各係数σ0,σ1,…，σｔを個々
に入力して、これら個々の係数σｊ（ｊ＝0,1,…,t）に
それぞれα(n-1)j（またはαnj）を乗算するｔ＋１個の
第１乗算手段と、ｔ＋１個の第１乗算手段の各出力に対
してそれぞれ、α-j（ｊ＝0,1,…,t）を乗算する第２乗
算手段と、前記ｔ＋１個の第１乗算手段の各出力の和ま
たは前記ｔ＋１個の第２乗算手段の各出力の和を求める
加算手段と、加算手段の加算結果が０であるか否かを判
定する判定手段と、ｔ＋１個の第２乗算手段の各出力を
それぞれ出力元の前記第２乗算手段にフィードバックす
るフィードバック手段とを具備することを特徴とする。
路は、符号長ｎの短縮化誤り訂正符号の復号において、
誤り位置多項式 但し、すべてのｅに対してLe≧０ の根αL1,αL2,…，αLeを求めるチエンサーチ回路にお
いて、誤り位置多項式の各係数σ0,σ1,…，σｔを個々
に入力して、これら個々の係数σｊ（ｊ＝0,1,…,t）に
それぞれα(n-1)j（またはαnj）を乗算するｔ＋１個の
第１乗算手段と、ｔ＋１個の第１乗算手段の各出力に対
してそれぞれ、α-j（ｊ＝0,1,…,t）を乗算する第２乗
算手段と、前記ｔ＋１個の第１乗算手段の各出力の和ま
たは前記ｔ＋１個の第２乗算手段の各出力の和を求める
加算手段と、加算手段の加算結果が０であるか否かを判
定する判定手段と、ｔ＋１個の第２乗算手段の各出力を
それぞれ出力元の前記第２乗算手段にフィードバックす
るフィードバック手段とを具備することを特徴とする。
（作 用） 本発明のチエンサーチ回路では、まずｔ＋１個の第１
乗算手段にて、それぞれ誤り位置多項式σ（ｘ）の各係
数σｊ（ｊ＝0,1,…,t）にα(n-1)j（またはαnj）を乗
算し、乗算結果の各値をｔ＋１個の第２乗算手段に最初
の入力として与える。ｔ個の第２乗算手段はそれぞれ入
力した値にα-j（ｊ＝0,1,…,t）を乗算し、その結果を
加算手段に入力すると共に、フィードバック手段を介し
てｔ個の第２乗算手段にそれぞれフィードバックする。
フィードバックされた値は再びα-jで乗算されて、以下
このループを受信信号がなくなるまで繰り返す。加算手
段は各サイクルに入力した各値をそれぞれ加算し、判定
手段に加算結果を送る。
乗算手段にて、それぞれ誤り位置多項式σ（ｘ）の各係
数σｊ（ｊ＝0,1,…,t）にα(n-1)j（またはαnj）を乗
算し、乗算結果の各値をｔ＋１個の第２乗算手段に最初
の入力として与える。ｔ個の第２乗算手段はそれぞれ入
力した値にα-j（ｊ＝0,1,…,t）を乗算し、その結果を
加算手段に入力すると共に、フィードバック手段を介し
てｔ個の第２乗算手段にそれぞれフィードバックする。
フィードバックされた値は再びα-jで乗算されて、以下
このループを受信信号がなくなるまで繰り返す。加算手
段は各サイクルに入力した各値をそれぞれ加算し、判定
手段に加算結果を送る。
したがって、本発明によれば、短縮化符号の誤り位置
検出と誤り訂正・復号結果の出力を並行して行うことが
できると共に、受信信号中のデータ（実際値）が存在し
ない位置での無駄な計算の排除による処理効率の改善を
同時に達成でき、この結果、飛躍的に処理速度を高める
ことができる。
検出と誤り訂正・復号結果の出力を並行して行うことが
できると共に、受信信号中のデータ（実際値）が存在し
ない位置での無駄な計算の排除による処理効率の改善を
同時に達成でき、この結果、飛躍的に処理速度を高める
ことができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の誤り訂正回路の一実施例を示す概略
的構成図である。
的構成図である。
同図に示すように、入力端子31には、符号語Cn-1、C
n-2、…、C0に対応して受信された受信信号rn-1、
rn-2、…、r0が入力される。受信信号は、シフトレジス
タまたはRAMで構成されるバッファ32に供給されて一定
時間保持される。一方、シントローム計算回路33では受
信信号からシンドロームＳを計算する。シンドロームＳ
は、位置多項式計算回路34に供給され、誤り位置多項式 σ（ｘ）＝σ０＋σ1x＋…＋σtxt の係数σ０、σ１、…、σｔが計算される。ここで、ｅ
を受信信号中に発生した誤りの個数（１≦ｅ≦ｔ）と
し、Li（ｉ＝１、２、…、ｅ、０≦Li≦ｎ−１）を誤り
の発生した位置とすると、誤り位置多項式は、 となっている。チエンサーチ回路35では、σ（ｘ）の根
αLiを求め、誤り位置Liを導出する。誤り数値計算回路
36では、誤り位置LiおよびシンドロームＳから誤り位置
Liにおける誤りの大きさeLiを求める。誤り訂正回路37
では、バッファ32から受信信号を受取り、誤り位置Liに
発生した大きさeLiの誤りを訂正し、復号結果Li を出力端子38から出力する。
n-2、…、C0に対応して受信された受信信号rn-1、
rn-2、…、r0が入力される。受信信号は、シフトレジス
タまたはRAMで構成されるバッファ32に供給されて一定
時間保持される。一方、シントローム計算回路33では受
信信号からシンドロームＳを計算する。シンドロームＳ
は、位置多項式計算回路34に供給され、誤り位置多項式 σ（ｘ）＝σ０＋σ1x＋…＋σtxt の係数σ０、σ１、…、σｔが計算される。ここで、ｅ
を受信信号中に発生した誤りの個数（１≦ｅ≦ｔ）と
し、Li（ｉ＝１、２、…、ｅ、０≦Li≦ｎ−１）を誤り
の発生した位置とすると、誤り位置多項式は、 となっている。チエンサーチ回路35では、σ（ｘ）の根
αLiを求め、誤り位置Liを導出する。誤り数値計算回路
36では、誤り位置LiおよびシンドロームＳから誤り位置
Liにおける誤りの大きさeLiを求める。誤り訂正回路37
では、バッファ32から受信信号を受取り、誤り位置Liに
発生した大きさeLiの誤りを訂正し、復号結果Li を出力端子38から出力する。
なお、バッファ32から出力される受信信号は添字の大
きいものから順に入力される。
きいものから順に入力される。
次に上述した誤り訂正装置におけるチエンサーチ回路
35の詳細について説明する。
35の詳細について説明する。
第２図は短縮化しない符号に対するチエンサーチ回路
35の詳細を説明するためのブロック図である。すなわ
ち、ここで用いられている符号は、符号長ｎ＝2m−１の
符号であり、αはGF（2m）の原始元、すなわちαｎ＝α
０＝１とする。
35の詳細を説明するためのブロック図である。すなわ
ち、ここで用いられている符号は、符号長ｎ＝2m−１の
符号であり、αはGF（2m）の原始元、すなわちαｎ＝α
０＝１とする。
同図に示すように、この回路では、位置多項式計算回
路34からの誤り位置多項式の係数σ０、σ１、…、σｔ
が、各々、入力端子41、42、…、43から入力される。ス
イッチ44、45、…、46はこの時点では端子44−ａ、45−
ａ、…、46−ａ側に接続され、それ以降ｎ−１クロック
の間は端子44−ｂ、45−ｂ、…、46−ｂ側に接続され
る。誤り位置多項式の係数σｊ（ｊ＝０、１、…、ｔ）
は、α-j乗算器47、48、…、49に入力され、まずσｊα
-jが計算される。この値は、一旦、レジスタ50、51、52
に保持された後、加算器53と各フィードバック・ループ
に送られる。加算器53では、 すなわちσ（αn-1）が求められ、判定回路54に供給
される。この値がもし０であれば受信信号rn-1の位置に
誤りが発生しており、０でなければ誤りは生じていない
と判断される。rn-1に関する判定結果が出力される時刻
を時刻０とする。一方、フィードバック・ループに戻さ
れたσｊα-jは、α-j乗算器47、48、…、49に供給され
てさらにα-j倍され、一旦レジスタ50、51、52に保持さ
れた後、加算器53と各フィードバック・ループに送られ
る。加算器53では、 が求められ、判定回路54に供給される。時刻１における
判定回路54の出力は、rn-2に誤りがあるか否かを示して
いる。また時刻ｈ（ｈ＝０、１、…、ｎ−１）における
加算器53の出力は、 であるから、rn-h-1に関する判定結果が判定回路54から
出力される。
路34からの誤り位置多項式の係数σ０、σ１、…、σｔ
が、各々、入力端子41、42、…、43から入力される。ス
イッチ44、45、…、46はこの時点では端子44−ａ、45−
ａ、…、46−ａ側に接続され、それ以降ｎ−１クロック
の間は端子44−ｂ、45−ｂ、…、46−ｂ側に接続され
る。誤り位置多項式の係数σｊ（ｊ＝０、１、…、ｔ）
は、α-j乗算器47、48、…、49に入力され、まずσｊα
-jが計算される。この値は、一旦、レジスタ50、51、52
に保持された後、加算器53と各フィードバック・ループ
に送られる。加算器53では、 すなわちσ（αn-1）が求められ、判定回路54に供給
される。この値がもし０であれば受信信号rn-1の位置に
誤りが発生しており、０でなければ誤りは生じていない
と判断される。rn-1に関する判定結果が出力される時刻
を時刻０とする。一方、フィードバック・ループに戻さ
れたσｊα-jは、α-j乗算器47、48、…、49に供給され
てさらにα-j倍され、一旦レジスタ50、51、52に保持さ
れた後、加算器53と各フィードバック・ループに送られ
る。加算器53では、 が求められ、判定回路54に供給される。時刻１における
判定回路54の出力は、rn-2に誤りがあるか否かを示して
いる。また時刻ｈ（ｈ＝０、１、…、ｎ−１）における
加算器53の出力は、 であるから、rn-h-1に関する判定結果が判定回路54から
出力される。
時刻ｈにおいて、誤り訂正回路部37では、入力端子55
からバッファ32からの受信信号rn-h-1が入力され、また
入力端子56から誤り数値計算回路36からのrn-h-1におけ
る誤りの推定値en-h-1が入力される。
からバッファ32からの受信信号rn-h-1が入力され、また
入力端子56から誤り数値計算回路36からのrn-h-1におけ
る誤りの推定値en-h-1が入力される。
減算器57ではrn-h-1からen-h-1を引いて送信情報の推
定値n-h-1 を求める。スイッチ58は、判定回路54からr
n-h-1に誤りが生じているか否か（加算器53の結果が０
であるか否か）の判定情報を受け取り、誤りなしと判定
された場合には、58−ａ側に接続され、受信信号rn-h-1
がそのまま出力端子59から出力される。また、誤りあり
と判定された場合には、スイッチ58が58−ｂ側に接続さ
れ、送信情報の推定値n-h-1 が出力端子59から出力される。
定値n-h-1 を求める。スイッチ58は、判定回路54からr
n-h-1に誤りが生じているか否か（加算器53の結果が０
であるか否か）の判定情報を受け取り、誤りなしと判定
された場合には、58−ａ側に接続され、受信信号rn-h-1
がそのまま出力端子59から出力される。また、誤りあり
と判定された場合には、スイッチ58が58−ｂ側に接続さ
れ、送信情報の推定値n-h-1 が出力端子59から出力される。
訂正能力ｔが小さい誤り訂正符号では、誤り訂正装置
全体の復号遅延時間のほとんどは、シンドローム計算の
ｎクロック、チエンサーチおよび誤り訂正のｎクロック
に要する。従来のチエンサーチ回路を用いた場合、チエ
ンサーチ終了後に復号結果を出力し始めるので、誤り訂
正装置全体での遅延は約2nクロックとなる。一方、上述
のチエンサーチ回路を用いた場合には、前述のように、
チエンサーチと並行して誤り訂正および復号結果の出力
を行うことができるため、チエンサーチおよび誤り訂正
に要する遅延時間（約ｎクロック分）を短縮することが
できる。この結果、上述のチエンサーチ回路を用いるこ
とにより復号遅延時間を約半分に低減することができ
る。
全体の復号遅延時間のほとんどは、シンドローム計算の
ｎクロック、チエンサーチおよび誤り訂正のｎクロック
に要する。従来のチエンサーチ回路を用いた場合、チエ
ンサーチ終了後に復号結果を出力し始めるので、誤り訂
正装置全体での遅延は約2nクロックとなる。一方、上述
のチエンサーチ回路を用いた場合には、前述のように、
チエンサーチと並行して誤り訂正および復号結果の出力
を行うことができるため、チエンサーチおよび誤り訂正
に要する遅延時間（約ｎクロック分）を短縮することが
できる。この結果、上述のチエンサーチ回路を用いるこ
とにより復号遅延時間を約半分に低減することができ
る。
また、受信信号のブロックが連続して受信される場
合、バッファをシフトレジスタで構成しなければならな
いが、この場合にシフトレジスタの段数を従来の約2n段
から、ｎ段に減らすことができる。
合、バッファをシフトレジスタで構成しなければならな
いが、この場合にシフトレジスタの段数を従来の約2n段
から、ｎ段に減らすことができる。
このチエンサーチ回路では、符号長をｎとするとαｎ
＝１、すなわちｎ＝2m−１となることを仮定している。
ところで、符号長ｎの短縮化符号では、 ｎ＜2m−１であり、データC2-2,C2-3,…,Cnに零を入力
して符号化し、実際にはその部分を伝送しない。しかし
ながら、このチエンサーチ回路では、誤り位置多項式α
2-2から順に元を代入していくため、実際にはデータが
存在しない部分の誤り検出を最初を行うことになり、無
駄な計算を行うことになる。
＝１、すなわちｎ＝2m−１となることを仮定している。
ところで、符号長ｎの短縮化符号では、 ｎ＜2m−１であり、データC2-2,C2-3,…,Cnに零を入力
して符号化し、実際にはその部分を伝送しない。しかし
ながら、このチエンサーチ回路では、誤り位置多項式α
2-2から順に元を代入していくため、実際にはデータが
存在しない部分の誤り検出を最初を行うことになり、無
駄な計算を行うことになる。
第３図は短縮化符号に対する本発明の実施例の誤り訂
正装置におけるチエンサーチ回路を説明するための図で
ある。なお、第３図において第２図と共通する部分には
同一の符号を付して重複する説明を省略する。またここ
で用いられている誤り訂正符号は符号長ｎ（ｎ＜2m−
１）の短縮化符号であるものとする。
正装置におけるチエンサーチ回路を説明するための図で
ある。なお、第３図において第２図と共通する部分には
同一の符号を付して重複する説明を省略する。またここ
で用いられている誤り訂正符号は符号長ｎ（ｎ＜2m−
１）の短縮化符号であるものとする。
この実施例では、第２図の場合と同様に、誤り位置を
求めるためには、σ（ｘ）にαn-1、αn-2、…、α０を
順に代入して根であるか否かを調べなければならない。
しかし、短縮化符号の場合、αｎ＝１とならないため、
あらかじめ誤り位置多項式の係数σｊ（ｊ＝０、１、
…、ｔ）を、乗算器64、65、…、66により、α(n-1)j倍
しておく必要がある。
求めるためには、σ（ｘ）にαn-1、αn-2、…、α０を
順に代入して根であるか否かを調べなければならない。
しかし、短縮化符号の場合、αｎ＝１とならないため、
あらかじめ誤り位置多項式の係数σｊ（ｊ＝０、１、
…、ｔ）を、乗算器64、65、…、66により、α(n-1)j倍
しておく必要がある。
なぜならば、符号長ｎがｎ＝2m−１とならない短縮化
符号において、短縮化によりデータの存在しないr2-2か
らrnまでの受信信号の誤り検出は行わず、データの存在
するrn-1から誤り検出を行うためには、まず最初に誤り
位置多項式にαn-1（≠１）を代入しなければならない
ためである。ここで、乗算器64、65、…,66の出力の和
は、 となり、誤り位置多項式にαn-1を代入した値となって
いる。
符号において、短縮化によりデータの存在しないr2-2か
らrnまでの受信信号の誤り検出は行わず、データの存在
するrn-1から誤り検出を行うためには、まず最初に誤り
位置多項式にαn-1（≠１）を代入しなければならない
ためである。ここで、乗算器64、65、…,66の出力の和
は、 となり、誤り位置多項式にαn-1を代入した値となって
いる。
それ以外は第１図の場合とまったく同様に、受信信号
の添字の大きい方から順に誤りが発生しているかどうか
を検査することができる。
の添字の大きい方から順に誤りが発生しているかどうか
を検査することができる。
［発明の効果］ 以上説明したように、本発明のチエンサーチ回路で
は、チエンサーチと並行して誤りの訂正および復号結果
の出力を行うことができるため、チエンサーチおよび誤
り訂正に要する時間を従来の約1/2に短縮することがで
きる。また、バッファを構成するシフトレジスタの段数
を従来の約1/2にすることができるため、LSI化する際に
特に有効である。さらに、受信信号中のデータ（実際
値）が存在しない位置での無駄な計算の排除による処理
効率の改善を同時に達成でき、この結果、飛躍的に処理
速度を高めることができる。
は、チエンサーチと並行して誤りの訂正および復号結果
の出力を行うことができるため、チエンサーチおよび誤
り訂正に要する時間を従来の約1/2に短縮することがで
きる。また、バッファを構成するシフトレジスタの段数
を従来の約1/2にすることができるため、LSI化する際に
特に有効である。さらに、受信信号中のデータ（実際
値）が存在しない位置での無駄な計算の排除による処理
効率の改善を同時に達成でき、この結果、飛躍的に処理
速度を高めることができる。
第１図は本発明の一実施例の誤り訂正装置を説明するた
めのブロック図、第２図は第１図のチエンサーチ回路の
詳細を説明するための構成図、第３図は本発明の他の実
施例の誤り訂正装置におけるチエンサーチ回路の詳細を
説明するための構成図、第４図は従来の誤り訂正装置を
説明するためのブロック図、第５図は第４図のチエンサ
ーチ回路を説明するための構成図である。 32……バッファ、33……シンドローム計算回路、34……
位置多項式計算回路、35……チエンサーチ回路、36……
誤り数値計算回路、37……誤り訂正回路、44〜46……ス
イッチ、47〜49……α-j乗算器、50〜52……レジスタ、
53……加算器、54……判定回路、57……減算器、58……
スイッチ。
めのブロック図、第２図は第１図のチエンサーチ回路の
詳細を説明するための構成図、第３図は本発明の他の実
施例の誤り訂正装置におけるチエンサーチ回路の詳細を
説明するための構成図、第４図は従来の誤り訂正装置を
説明するためのブロック図、第５図は第４図のチエンサ
ーチ回路を説明するための構成図である。 32……バッファ、33……シンドローム計算回路、34……
位置多項式計算回路、35……チエンサーチ回路、36……
誤り数値計算回路、37……誤り訂正回路、44〜46……ス
イッチ、47〜49……α-j乗算器、50〜52……レジスタ、
53……加算器、54……判定回路、57……減算器、58……
スイッチ。
Claims (1)
- 【請求項１】符号長ｎの短縮化誤り訂正符号の復号にお
いて、誤り位置多項式 但し、すべてのｅに対してLe≧０ の根αL1,αL2,…，αLeを求めるチエンサーチ回路にお
いて、 前記誤り位置多項式の各係数σ0,σ1,…，σｔを個々に
入力して、これら個々の係数σｊ（ｊ＝0,1,…,t）にそ
れぞれα(n-1)j（またはαnj）を乗算するｔ＋１個の第
１乗算手段と、 前記ｔ＋１個の第１乗算手段の各出力に対してそれぞ
れ、α-j（ｊ＝0,1,…,t）を乗算する第２乗算手段と、 前記ｔ＋１個の第１乗算手段の各出力の和または前記ｔ
＋１個の第２乗算手段の各出力の和を求める加算手段
と、 前記加算手段の加算結果が０であるか否かを判定する判
定手段と、 前記ｔ＋１個の第２乗算手段の各出力をそれぞれ出力元
の前記第２乗算手段にフィードバックするフィードバッ
ク手段とを具備することを特徴とするチエンサーチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259812A JP2575506B2 (ja) | 1989-10-04 | 1989-10-04 | チエンサーチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259812A JP2575506B2 (ja) | 1989-10-04 | 1989-10-04 | チエンサーチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03121627A JPH03121627A (ja) | 1991-05-23 |
| JP2575506B2 true JP2575506B2 (ja) | 1997-01-29 |
Family
ID=17339344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259812A Expired - Fee Related JP2575506B2 (ja) | 1989-10-04 | 1989-10-04 | チエンサーチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575506B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681037B2 (ja) * | 1990-08-11 | 1997-11-19 | 富士通株式会社 | 誤り訂正符号の復号装置 |
| KR100594241B1 (ko) * | 2004-01-29 | 2006-06-30 | 삼성전자주식회사 | 순방향 치엔 서치 방식의 리드 솔로몬 디코더 회로 |
| JP2009100369A (ja) * | 2007-10-18 | 2009-05-07 | Toshiba Corp | 誤り検出訂正回路、半導体メモリコントローラ、および誤り検出訂正方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746776B2 (ja) * | 1984-08-27 | 1995-05-17 | キヤノン株式会社 | 誤り訂正回路 |
| JPS6379423A (ja) * | 1986-06-18 | 1988-04-09 | Mitsubishi Electric Corp | チエンサ−チ回路 |
| JPS63123230A (ja) * | 1986-11-12 | 1988-05-27 | Matsushita Electric Ind Co Ltd | 復号器 |
| JPS63131623A (ja) * | 1986-11-20 | 1988-06-03 | Matsushita Electric Ind Co Ltd | チエンのアルゴリズム実現装置 |
-
1989
- 1989-10-04 JP JP1259812A patent/JP2575506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03121627A (ja) | 1991-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |